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公開番号2025089194
公報種別公開特許公報(A)
公開日2025-06-12
出願番号2023204279
出願日2023-12-01
発明の名称半導体装置および半導体モジュール
出願人富士電機株式会社
代理人個人
主分類H10D 30/66 20250101AFI20250605BHJP()
要約【課題】不良チップの流出を防止することができる半導体装置および半導体モジュールを提供すること。
【解決手段】半導体チップ10のおもて面においてパッシベーション膜26の異なる開口部26d,26b,26eに、それぞれソースパッド11、ゲートパッド12および測定パッド13が露出されている。ソースパッド11およびゲートパッド12に比較的近い位置に測定パッド13が配置され、ゲートパッド12と測定パッド13との間にソースパッド11の一部11aが介在する。半導体モジュールの組立時におけるゲートパッド12への外部引き出し用配線のはんだ接合時に、ゲートパッド12上からパッシベーション膜26の表面上へ流れ出たはんだ材によってゲートパッド12と測定パッド13とが短絡されたときに、ゲートパッド12とソースパッド11とが短絡するため、ゲートパッド12と測定パッド13との短絡を検出可能となる。
【選択図】図1
特許請求の範囲【請求項１】
半導体基体に設けられた、金属膜－酸化膜－半導体の３層構造からなる絶縁ゲートを備えた半導体素子と、
前記半導体基体の第１主面に設けられて前記半導体素子を導通する、第１外部部材が金属接合される主電極パッドと、
前記半導体基体の第１主面に絶縁膜を介して設けられた、ゲートパッドと、
前記半導体基体の第１主面に前記絶縁膜を介して設けられ、前記絶縁ゲートの前記金属膜であるゲート電極が電気的に接続されたゲートランナーと、
前記半導体基体の第１主面に前記絶縁膜を介して設けられ、前記ゲートパッドと前記ゲートランナーとを電気的に接続するゲート抵抗体と、
前記半導体基体の第１主面に前記絶縁膜を介して設けられ、前記ゲートランナーに電気的に接続された、前記ゲート抵抗体の抵抗値を測定するための測定パッドと、
を備え、
平面視で前記ゲートパッドと前記測定パッドの間に前記主電極パッドの一部が介在することを特徴とする半導体装置。
続きを表示（約 940 文字）【請求項２】
前記ゲートパッドに第２外部部材が金属接合されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
平面視で前記主電極パッドと前記第１外部部材とを接合する第１金属接合層の表面積は前記主電極パッドの開口部表面積よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記半導体基体の第１主面を覆うパッシベーション膜を備え、
前記主電極パッドは、前記パッシベーション膜の第１開口部に露出され、
前記主電極パッドと前記第１外部部材とを接合する第１金属接合層は、前記第１開口部に充填されて前記パッシベーション膜の表面上に延在することを特徴とする請求項１に記載の半導体装置。
【請求項５】
平面視で前記ゲートパッドと前記第２外部部材とを接合する第２金属接合層の表面積は前記ゲートパッドの開口部表面積よりも大きいことを特徴とする請求項２に記載の半導体装置。
【請求項６】
前記半導体基体の第１主面を覆うパッシベーション膜を備え、
前記ゲートパッドは、前記パッシベーション膜の第２開口部に露出され、
前記ゲートパッドと前記第２外部部材とを接合する第２金属接合層は、前記第２開口部に充填されて前記パッシベーション膜の表面上に延在することを特徴とする請求項２に記載の半導体装置。
【請求項７】
前記第１金属接合層は、はんだ材または金属焼結材からなることを特徴とする請求項３に記載の半導体装置。
【請求項８】
前記第２金属接合層、はんだ材または金属焼結材からなることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記第１金属接合層は、はんだ材からなり、
前記主電極パッドは、めっき膜を介して前記第１金属接合層と接合されることを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記第２金属接合層は、はんだ材からなり、
前記ゲートパッドは、めっき膜を介して前記第２金属接合層と接合されることを特徴とする請求項５に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
この開示は、半導体装置および半導体モジュールに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１には、ゲート抵抗値測定用の電極パッド（以下、測定パッドとする）によって、ゲートパッドと測定パッドとの間に直列接続されたゲートポリシリコン（ｐｏｌｙ－Ｓｉ）層による内部抵抗で決まるゲート抵抗の抵抗値を測定する技術が記載されている。特許文献２には、ソースパッド上の一部および測定パッド上のみに検査装置のプローブ針を接触させるためのめっき膜を設けた技術が記載されている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２０－４７６７５号公報
特開２０２２－４４９９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記特許文献１，２では、半導体モジュールの組立工程においてゲートパッドにワイヤ等の外部引き出し用配線をはんだ接合する際に濡れ広がったはんだによってゲートパッドと測定パッドとが短絡し、ゲート抵抗の抵抗値が変動する虞がある。ゲートパッドと測定パッドとが同電位となった半導体チップ（以下、不良チップとする）を検出する手段がないため、不良チップを実装したまま製品（半導体モジュール）が流出されてしまう。
【０００５】
この開示は、不良チップの流出を防止することができる半導体装置および半導体モジュールを提供することを目的とする。
【課題を解決するための手段】
【０００６】
この開示の一態様にかかる半導体モジュールは、以下の通りである。半導体素子は、半導体基体に設けられ、金属膜－酸化膜－半導体の３層構造からなる絶縁ゲートを備える。主電極パッドは、前記半導体基体の第１主面に設けられて前記半導体素子を導通する。主電極パッドには、第１外部部材が金属接合される。ゲートパッドは、前記半導体基体の第１主面に絶縁膜を介して設けられている。ゲートランナーは、前記半導体基体の第１主面に前記絶縁膜を介して設けられている。
【０００７】
前記ゲートランナーには、前記絶縁ゲートの前記金属膜であるゲート電極が電気的に接続されている。ゲート抵抗体は、前記半導体基体の第１主面に前記絶縁膜を介して設けられ、前記ゲートパッドと前記ゲートランナーとを電気的に接続する。測定パッドは、前記半導体基体の第１主面に前記絶縁膜を介して設けられ、前記ゲートランナーに電気的に接続されている。前記測定パッドは、前記ゲート抵抗体の抵抗値の測定に用いられる。平面視で前記ゲートパッドと前記測定パッドの間に前記主電極パッドの一部が介在する。
【発明の効果】
【０００８】
本開示にかかる半導体装置および半導体モジュールによれば、不良チップの流出を防止することができるという効果を奏する。
【図面の簡単な説明】
【０００９】
実施の形態１にかかる半導体モジュールに実装される半導体チップをおもて面側から見たレイアウト例を示す平面図である。
図１の切断線Ａ－Ａ’における断面構造を示す断面図である（正常時）。
図１の切断線Ａ－Ａ’における断面構造を示す断面図である（異常時）。
実施の形態１にかかる半導体モジュールの等価回路を示す回路図である。
実施の形態２にかかる半導体モジュールに実装される半導体チップをおもて面側から見たレイアウト例を示す平面図である。
参考例の半導体モジュールに実装される半導体チップをおもて面側から見たレイアウト例を示す平面図である。
参考例の半導体モジュールに実装される半導体チップをおもて面側から見たレイアウト例を示す平面図である。
図６，７の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である（正常時）。
図６，７の切断線ＡＡ－ＡＡ’における断面構造を示す断面図である（異常時）。
参考例の半導体モジュールの等価回路を示す回路図である。
【発明を実施するための形態】
【００１０】
＜本開示の実施形態の概要＞
（１）この開示の一態様にかかる半導体装置は、以下の通りである。半導体素子は、半導体基体に設けられ、金属膜－酸化膜－半導体の３層構造からなる絶縁ゲートを備える。主電極パッドは、前記半導体基体の第１主面に設けられて前記半導体素子を導通する。主電極パッドには、第１外部部材が金属接合される。ゲートパッドは、前記半導体基体の第１主面に絶縁膜を介して設けられている。ゲートランナーは、前記半導体基体の第１主面に前記絶縁膜を介して設けられている。
（【００１１】以降は省略されています）

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