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公開番号2024178717
公報種別公開特許公報(A)
公開日2024-12-25
出願番号2023097084
出願日2023-06-13
発明の名称半導体記憶装置
出願人キオクシア株式会社
代理人弁理士法人鈴榮特許綜合事務所
主分類G11C 16/08 20060101AFI20241218BHJP(情報記憶)
要約【課題】半導体記憶装置の動作速度を向上する。
【解決手段】実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第1メモリセル及び第2メモリセルと、第1メモリセルに接続された第1ワード線と、第2メモリセルに接続された第2ワード線と、制御回路と、を備え、制御回路は、各々がプログラム動作と、プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、複数のプログラムループ動作に含まれ、第1メモリセルを対象とした第1プログラムループ動作において、プログラム動作の際に、第1期間に、第1ワード線に第1書込み電圧を供給しつつ、第2ワード線に第1書込み電圧未満の第1電圧を供給し、第1期間の後の第2期間に、第1ワード線に第1電圧未満の第2電圧を供給しつつ、第2ワード線に第2電圧より高い第3電圧を供給する、ように構成される。
【選択図】図11
特許請求の範囲【請求項１】
互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、
前記第１メモリセルに接続された第１ワード線と、
前記第２メモリセルに接続された第２ワード線と、
制御回路と、
を備え、
前記制御回路は、
各々がプログラム動作と、前記プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、
前記複数のプログラムループ動作に含まれ、前記第１メモリセルを対象とした第１プログラムループ動作において、前記プログラム動作の際に、
第１期間に、前記第１ワード線に第１書込み電圧を供給しつつ、前記第２ワード線に前記第１書込み電圧未満の第１電圧を供給し、
前記第１期間の後の第２期間に、前記第１ワード線に前記第１電圧未満の第２電圧を供給しつつ、前記第２ワード線に前記第２電圧より高い第３電圧を供給する、
ように構成される、
半導体記憶装置。
続きを表示（約 1,400 文字）【請求項２】
前記制御回路は、前記第１プログラムループ動作において、前記ベリファイ動作の際に、
第３期間に、前記第１ワード線及び前記第２ワード線に前記第２電圧及び前記第３電圧より高い第４電圧を供給し、
前記第３期間の後の第４期間に、前記第２ワード線に前記第４電圧を供給しつつ、前記第１ワード線に前記第４電圧未満の第１ベリファイ電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項３】
前記制御回路は、前記第２期間の後、前記第３期間の前に、
前記第１ワード線に前記第２電圧を供給しつつ、前記第２ワード線に前記第２電圧を供給する、
ように構成される、
請求項２記載の半導体記憶装置。
【請求項４】
前記第２メモリセルと隣り合い、かつ前記第２メモリセルを介して前記第１メモリセルと直列に接続された第３メモリセルと、
前記第３メモリセルに接続された第３ワード線と、
をさらに備え、
前記制御回路は、
前記第２期間に、前記第３ワード線に前記第２電圧を供給する、
ように構成される、
請求項１記載の半導体記憶装置。
【請求項５】
前記複数のプログラムループ動作は、前記第１プログラムループ動作より後に実行され、前記第１メモリセルを対象とした第２プログラムループ動作をさらに含み、
前記制御回路は、前記第２プログラムループ動作において、前記プログラム動作の際に、
第５期間に、前記第１ワード線に前記第１書込み電圧より高い第２書込み電圧を供給しつつ、前記第２ワード線に前記第１電圧を供給し、
前記第５期間の後の第６期間に、前記第１ワード線に前記第２電圧を供給しつつ、前記第２ワード線に、前記第２電圧より高い第５電圧を供給する、
請求項１記載の半導体記憶装置。
【請求項６】
前記制御回路は、
前記第２書込み電圧が第６電圧未満である場合に、前記第２ワード線に、前記第５電圧として前記第３電圧を供給し、
前記第２書込み電圧が前記第６電圧以上である場合に、前記第５電圧を前記第３電圧より高い電圧とする、
ように構成される、
請求項５記載の半導体記憶装置。
【請求項７】
前記制御回路は、
前記第１プログラムループ動作、及び前記第２プログラムループ動作を、連続して実行する、
ように構成され、
前記第５電圧は、前記第３電圧より高い、
請求項５記載の半導体記憶装置。
【請求項８】
前記第２ワード線は、第１領域、及び前記第１領域より前記制御回路との間の配線長が長い第２領域を含み、
前記第２期間において、前記第２領域の電圧は、前記第１領域の電圧より低い、
請求項３記載の半導体記憶装置。
【請求項９】
前記第２期間において、
前記第２領域の電圧は、前記第２電圧以上であり、
前記第１領域の電圧は、前記第２領域の電圧より高い、
請求項８記載の半導体記憶装置。
【請求項１０】
前記第３電圧は、前記第１電圧未満である、
請求項１記載の半導体記憶装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
実施形態は、半導体記憶装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
データを不揮発に記憶することが可能な半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られる。ＮＡＮＤ型フラッシュメモリにおいては、高集積化及び大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１８－２８９５８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体記憶装置の動作速度を向上する。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、互いに隣り合い、かつ直列に接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された第２ワード線と、制御回路と、を備え、上記制御回路は、各々がプログラム動作と、上記プログラム動作の後のベリファイ動作とを有する複数のプログラムループ動作を実行し、上記複数のプログラムループ動作に含まれ、上記第１メモリセルを対象とした第１プログラムループ動作において、上記プログラム動作の際に、第１期間に、上記第１ワード線に第１書込み電圧を供給しつつ、上記第２ワード線に上記第１書込み電圧未満の第１電圧を供給し、上記第１期間の後の第２期間に、上記第１ワード線に上記第１電圧未満の第２電圧を供給しつつ、上記第２ワード線に上記第２電圧より高い第３電圧を供給する、ように構成される。
【図面の簡単な説明】
【０００６】
実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図。
実施形態に係る半導体記憶装置の構成の一例を示すブロック図。
実施形態に係る半導体記憶装置のメモリセルアレイの構成の一例を説明するための回路図。
実施形態に係る半導体記憶装置のメモリセルアレイの平面レイアウトの一例を示す平面図。
実施形態に係る半導体記憶装置のメモリセルアレイの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリピラーの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。
実施形態に係る半導体記憶装置のメモリセルアレイに含まれるメモリセルトランジスタの閾値電圧分布の一例を示す模式図。
実施形態に係る半導体記憶装置のメモリセルアレイ、ドライバモジュール、及びロウデコーダモジュールの構成の一例を示すブロック図。
実施形態に係る半導体記憶装置のセンスアンプモジュールの構成の一例を示すブロック図。
実施形態に係る半導体記憶装置の書込み動作の概要を示すタイミングチャート。
実施形態に係る半導体記憶装置のプログラムループ動作の一例を示すタイミングチャート。
変形例に係る半導体記憶装置を用いた書込み動作を説明するための表。
【発明を実施するための形態】
【０００７】
以下に、実施形態について図面を参照して説明する。なお、図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。また、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。また、同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【０００８】
１実施形態
以下に、実施形態に係る半導体記憶装置について説明する。
【０００９】
１．１構成
実施形態に係る半導体記憶装置の構成について説明する。
【００１０】
１．１．１メモリシステム
まず、メモリシステムの構成例について、図１を用いて説明する。図１は、実施形態に係る半導体記憶装置を含むメモリシステム、及びホスト機器の構成の一例を示すブロック図である。
（【００１１】以降は省略されています）

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