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公開番号2025002007
公報種別公開特許公報(A)
公開日2025-01-09
出願番号2023101873
出願日2023-06-21
発明の名称半導体記憶装置および半導体記憶装置の製造方法
出願人キオクシア株式会社
代理人弁理士法人酒井国際特許事務所
主分類H10B 43/30 20230101AFI20241226BHJP()
要約【課題】ダミーピラーの配置密度を高めて積層体の倒壊を抑制すること。
【解決手段】実施形態の半導体記憶装置は、複数の導電層が1層ずつ互いに離間して積層され、複数の導電層が階段状に加工された階段部を有する積層体と、階段部から外れた積層体内を積層体の積層方向に延び、複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第1のピラーと、階段部に周期性を有して配置され、前記積層体内を積層方向に延びる複数の第2のピラーと、階段部に配置され、複数の導電層のいずれかと接続されるコンタクトと、を備え、複数の第2のピラーは、積層方向から見て、互いに交差する2方向に周期性を有して配置されており、コンタクトは、複数の第2のピラー間の距離より大きな径を有している。
【選択図】図2
特許請求の範囲【請求項１】
複数の導電層が１層ずつ互いに離間して積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、
前記階段部から外れた前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、
前記階段部に周期性を有して配置され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、
前記階段部に配置され、前記複数の導電層のいずれかと接続されるコンタクトと、を備え、
前記コンタクトは、
前記複数の第２のピラー間の距離より大きな径を有している、
半導体記憶装置。
続きを表示（約 1,500 文字）【請求項２】
前記コンタクトは、
前記複数の第２のピラーのうち少なくとも１つの第２のピラーの上端部の一部分または全体と、下端部の一部分または全体で接している、
請求項１に記載の半導体記憶装置。
【請求項３】
前記コンタクトは、
前記複数の第２のピラーのそれぞれの径よりも大きな径を少なくとも上端部に有する、
請求項１に記載の半導体記憶装置。
【請求項４】
前記複数の第２のピラーは、
前記積層方向から見て、互いに交差する２方向に周期性を有して配置されている、
請求項１に記載の半導体記憶装置。
【請求項５】
前記階段部の階段形状に沿うように前記階段部の上方を覆う第１の絶縁層と、
前記第１の絶縁層とは異なる材質を含んで、前記第１の絶縁層を介して前記階段部を覆い、少なくとも前記積層体の上面の高さ位置にまで到達する第２の絶縁層と、を更に備える、
請求項１に記載の半導体記憶装置。
【請求項６】
前記コンタクトは、
前記第２の絶縁層を貫通し、下端部に第１の径を有する第１の部分と、
前記第１の絶縁層を貫通し、前記第１の径より小さい第２の径を有する第２の部分と、
前記複数の導電層のうち接続対象の導電層と接続され、前記第２の径より大きい第３の径を上端部に有する第３の部分と、を含む、
請求項５に記載の半導体記憶装置。
【請求項７】
複数の犠牲層が１層ずつ互いに離間して積層された第１の積層体を形成し、
前記第１の積層体内を前記第１の積層体の積層方向に延びる半導体層を有する第１のピラーと、前記第１の積層体内を前記積層方向に延び、周期的に配置される複数の第２のピラーとを、前記第１の積層体の互いに異なる領域に形成し、
前記複数の第２のピラーが形成された前記第１の積層体の領域に、前記複数の犠牲層が階段状に加工された階段部を形成し、
前記複数の犠牲層を複数の導電層に置き換えて前記階段部を有する第２の積層体を形成して、前記第１のピラーと前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成可能とし、
前記複数の第２のピラー間の距離より大きな径を有し、前記複数の導電層のいずれかと接続されるコンタクトを前記階段部に形成する、
半導体記憶装置の製造方法。
【請求項８】
前記コンタクトは、
前記複数の第２のピラーのうち少なくとも１つの第２のピラーの上端部の一部分または全体と、下端部の一部分または全体で接する位置に形成される、
請求項７に記載の半導体記憶装置の製造方法。
【請求項９】
前記階段部を形成するときは、
前記階段部の階段形状に沿うように前記階段部の上方を覆う第１の絶縁層を形成し、
前記第１の絶縁層とは異なる材質を含んで、前記第１の絶縁層を介して前記階段部を覆い、少なくとも前記第１の積層体の上面の高さ位置にまで到達する第２の絶縁層を形成する、
請求項７に記載の半導体記憶装置の製造方法。
【請求項１０】
前記コンタクトを形成するときは、
前記第１の絶縁層をストッパとして前記第２の絶縁層を貫通するコンタクトホールを形成し、その後に、前記第１の絶縁層を貫通させる、
請求項９に記載の半導体記憶装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
３次元不揮発性メモリ等の半導体記憶装置においては、複数の導電層が積層された積層体中に３次元にメモリセルを形成する。これらの導電層を引き出すため、複数の導電層が階段状に加工された部分にそれぞれ接続される複数のコンタクトが配置される。また、積層体には積層体を支持する複数のダミーのピラーが配置される。これらのコンタクトとダミーピラーとの接触を避けるため、ダミーピラーの配置密度を充分に高められないことがある。
【先行技術文献】
【特許文献】
【０００３】
特開２０１６－０２５１４１号公報
特開２０１６－０６２９５０号公報
特開２０２１－０８６８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
１つの実施形態は、ダミーピラーの配置密度を高めて積層体の倒壊を抑制することができる半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置は、複数の導電層が１層ずつ互いに離間して積層され、前記複数の導電層が階段状に加工された階段部を有する積層体と、前記階段部から外れた前記積層体内を前記積層体の積層方向に延び、前記複数の導電層の少なくとも一部との交差部にそれぞれメモリセルを形成する第１のピラーと、前記階段部に周期性を有して配置され、前記積層体内を前記積層方向に延びる複数の第２のピラーと、前記階段部に配置され、前記複数の導電層のいずれかと接続されるコンタクトと、を備え、前記複数の第２のピラーは、前記積層方向から見て、互いに交差する２方向に周期性を有して配置されており、前記コンタクトは、前記複数の第２のピラー間の距離より大きな径を有している。
【図面の簡単な説明】
【０００６】
実施形態にかかる半導体記憶装置の概略の構成の一例を示す断面図。
実施形態にかかる半導体記憶装置の構成の一例を示す断面図。
実施形態にかかる半導体記憶装置の階段領域における任意のワード線の高さ位置におけるＸＹ平面に沿う断面図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態にかかる半導体記憶装置の製造方法の手順の一部を順に例示する図。
実施形態および比較例にかかる半導体記憶装置のコンタクトの形成処理を例示するＸ方向に沿う拡大断面図。
【発明を実施するための形態】
【０００７】
以下に、本発明の実施形態につき図面を参照しつつ詳細に説明する。なお、下記の実施形態により、本発明が限定されるものではない。また、下記実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。
【０００８】
（半導体記憶装置の構成例）
図１は、実施形態にかかる半導体記憶装置１の概略の構成の一例を示す断面図である。ただし、図１においては図面の見やすさを考慮してハッチングを省略する。
【０００９】
図１に示すように、半導体記憶装置１は、紙面下側から順に、電極膜ＥＬ、ソース線ＳＬ、複数のワード線ＷＬ、及び周辺回路ＣＢＡが設けられた半導体基板ＳＢを備える。
【００１０】
電極膜ＥＬ上には、絶縁層６０を介してソース線ＳＬが配置されている。絶縁層６０中には複数のプラグＰＧが配置され、プラグＰＧを介してソース線ＳＬと電極膜ＥＬとが電気的な導通を保っている。図示はしないが、電極膜ＥＬと同層には、外部から半導体記憶装置１に電源および信号を供給するための電極パッドが設けられている。ソース線ＳＬ上には、複数のワード線ＷＬが積層されている。
（【００１１】以降は省略されています）

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