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公開番号2024179901
公報種別公開特許公報(A)
公開日2024-12-26
出願番号2023099202
出願日2023-06-16
発明の名称メモリコントローラ、メモリシステム
出願人キオクシア株式会社
代理人個人,個人,個人
主分類H03M 13/45 20060101AFI20241219BHJP(基本電子回路)
要約【課題】データに含まれる誤りの訂正機能を高めることが可能なメモリコントローラが提供される。
【解決手段】メモリコントローラは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【選択図】図14
特許請求の範囲【請求項１】
半導体記憶装置からのデータの読み出し動作時に、前記データの信号であるデータ信号を前記半導体記憶装置から受信して、前記データ信号からデータを取得するインターフェイス部と、
前記データの尤度情報を保持する保持部と、
前記データ信号からの前記データの取得に影響を及ぼすパラメータを取得する取得部と、
前記取得部により取得された前記パラメータに基づいて前記尤度情報を補正する補正部と、
前記補正部により補正された補正後の尤度情報に基づいて前記データの誤り訂正処理を行う誤り訂正部と、を備える
メモリコントローラ。
続きを表示（約 1,200 文字）【請求項２】
前記取得部は、前記パラメータとして、前記インターフェイス部により前記データ信号から取得されたデータの連続性に関する情報を取得し、
前記補正部は、前記データが同一の値で連続している場合に前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項３】
前記補正部は、前記データが同一の値で連続している場合に、同一の値で連続している数に基づいて、前記尤度情報の補正量を変化させる
請求項２に記載のメモリコントローラ。
【請求項４】
前記インターフェイス部は、前記データ信号と共にデータストローブ信号を受信して、前記データストローブ信号の立ち上がりエッジ及び立ち下がりエッジの少なくとも一方のタイミングに基づいて前記データ信号から前記データを取得するものであり、
前記取得部は、前記パラメータとして、前記データストローブ信号のデューティ値の情報を取得し、
前記補正部は、前記データストローブ信号のデューティ値に基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項５】
前記取得部は、前記パラメータとして、前記データ信号のデューティ値の情報を取得し、
前記補正部は、前記データ信号のデューティ値に基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項６】
前記インターフェイス部は、前記データ信号と判定電圧とを比較することにより前記データ信号からデータを取得するものであり、
前記取得部は、前記パラメータとして、前記判定電圧の電圧値の情報を取得し、
前記補正部は、前記取得部により取得された前記判定電圧の電圧値が前記判定電圧の基準値からずれることに基づいて前記尤度情報を補正する
請求項１に記載のメモリコントローラ。
【請求項７】
前記尤度情報は、対数尤度比である
請求項１に記載のメモリコントローラ。
【請求項８】
前記半導体記憶装置は、ＮＡＮＤ型のフラッシュメモリである
請求項１に記載のメモリコントローラ。
【請求項９】
半導体記憶装置からのデータの読み出し動作時に、前記データの信号であるデータ信号を前記半導体記憶装置から受信して、前記データ信号からデータを取得するインターフェイス部と、
前記データの尤度情報を保持する保持部と、
前記データ信号からの前記データの取得に影響を及ぼすパラメータを取得する取得部と、
前記取得部により取得された前記パラメータに基づいて前記尤度情報を補正する補正部と、
前記補正部により補正された補正後の尤度情報に基づいて前記データの誤り訂正処理を行う誤り訂正部と、を備える
メモリシステム。

発明の詳細な説明【技術分野】
【０００１】
本発明の実施形態は、メモリコントローラ、及びメモリシステムに関する。
続きを表示（約 2,200 文字）【背景技術】
【０００２】
不揮発性メモリから読み出されたデータの誤りを検出して、その誤りを訂正するメモリコントローラが知られている。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－１１１８２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
開示された実施形態によれば、データに含まれる誤りの訂正機能を高めることが可能なメモリコントローラ、及びメモリシステムが提供される。
【課題を解決するための手段】
【０００５】
実施形態のメモリコントローラは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【０００６】
実施形態のメモリシステムは、インターフェイス部と、保持部と、取得部と、補正部と、誤り訂正部と、を備える。インターフェイス部は、半導体記憶装置からのデータの読み出し動作時に、データの信号であるデータ信号を半導体記憶装置から受信して、データ信号からデータを取得する。保持部は、データの尤度情報を保持する。取得部は、データ信号からのデータの取得に影響を及ぼすパラメータを取得する。補正部は、取得部により取得されたパラメータに基づいて尤度情報を補正する。誤り訂正部は、補正部により補正された補正後の尤度情報に基づいてデータの誤り訂正処理を行う。
【図面の簡単な説明】
【０００７】
実施形態のメモリシステムの概略構成を示すブロック図。
実施形態のメモリシステムの概略構成を示すブロック図。
実施形態のメモリシステムのハードウェア的な構成を示す側面図。
（Ａ），（Ｂ）は、実施形態のパッケージのハードウェア的な構成をそれぞれ示す側面図及び平面図。
実施形態の半導体記憶装置の概略構成を示すブロック図。
実施形態の半導体記憶装置の構成を示す回路図。
実施形態の半導体記憶装置の断面構造を示す断面図。
実施形態のメモリセルトランジスタの閾値分布を模式的に示す図。
実施形態の半導体記憶装置の読み出し動作時の各配線の電位の推移を示すグラフ。
実施形態の半導体記憶装置のデータ書き込み時の動作例を示すタイミングチャート。
参考例のメモリシステムのデータ信号の推移の一例を示すグラフ。
実施形態のメモリシステムのデータ信号の推移の一例を示すグラフ。
（Ａ），（Ｂ）は、実施形態のデータストローブ信号及びデータ信号のそれぞれの推移の一例を示すグラフ。
実施形態のメモリシステムの構成を示す回路図。
実施形態のメモリセルトランジスタの閾値電圧の分布の一例を示すグラフ。
実施形態の尤度情報補正部により実行される尤度情報の補正処理の一例を示す図表。
他の実施形態の半導体記憶装置の断面構造を示す断面図。
【発明を実施するための形態】
【０００８】
以下、実施形態について図面を参照しながら説明する。説明の理解を容易にするため、各図面において同一の構成要素に対しては可能な限り同一の符号を付して、重複する説明は省略する。
１実施形態
実施形態のメモリシステムについて説明する。はじめに、本実施形態のメモリシステムの概略構成について説明する。
【０００９】
１．１メモリシステムの構成
図１に示されるように、本実施形態のメモリシステム３は、メモリコントローラ（コントローラチップ）１、及び半導体記憶装置（メモリチップ）２を備えている。半導体記憶装置２は、ＮＡＮＤ型のフラッシュメモリとして構成される不揮発性の記憶装置である。メモリシステム３はホストと接続可能である。ホストは例えばパーソナルコンピュータや携帯端末等の電子機器である。なお、図１では半導体記憶装置２が一つのみ図示されているが、実際のメモリシステム３には半導体記憶装置２が複数設けられている。
【００１０】
メモリコントローラ１は、ホストからの書き込みリクエストに従って半導体記憶装置２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って半導体記憶装置２からのデータの読み出しを制御する。
メモリコントローラ１と半導体記憶装置２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ，ＲＥ、ライトプロテクト信号／ＷＰ、データ信号ＤＱ＜７：０＞、及びデータストローブ信号ＤＱＳ，／ＤＱＳの各信号が送受信される。
（【００１１】以降は省略されています）

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