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公開番号2024128676
公報種別公開特許公報(A)
公開日2024-09-24
出願番号2023037799
出願日2023-03-10
発明の名称ハイブリッド型ADC
出願人ミツミ電機株式会社
代理人個人,個人
主分類H03M 3/04 20060101AFI20240913BHJP(基本電子回路)
要約【課題】量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ADCを提供する。
【解決手段】ハイブリッド型ADC100において、入力端子101に接続される第1スイッチ110Aと、第1スイッチの出力側に接続される遅延積分器130と、遅延積分器の出力側に接続される量子化器150と、量子化器の出力をアナログ変換するDAC160と、第1スイッチと遅延積分器の間に設けられ、第1スイッチに入力されるアナログ信号UとDACの出力の符号を反転した反転出力とを加算する第1加算器120と、を含み、第1ステップでは、第1スイッチをオンにして量子化器が2レベルで量子化を行い、第2ステップでは、第1スイッチをオフにして第1ステップにおける遅延積分器の出力に基づいて量子化器が3レベルで量子化を行う。
【選択図】図1
特許請求の範囲【請求項１】
アナログ信号が入力される入力端子に接続される第１スイッチと、
前記第１スイッチの出力側に接続される遅延積分器と、
前記遅延積分器の出力側に接続される量子化器と、
前記量子化器の出力をアナログ変換するデジタルアナログ変換器と、
前記第１スイッチと前記遅延積分器の間に設けられ、前記第１スイッチに入力される前記アナログ信号と、前記デジタルアナログ変換器の出力の符号を反転した反転出力とを加算する第１加算器と
を含み、
第１ステップでは、前記第１スイッチをオンにして、前記量子化器が２レベルで量子化を行うとともに、前記デジタルアナログ変換器が２レベルでアナログ変換を行い、
第２ステップでは、前記第１スイッチをオフにして、前記第１ステップにおける前記遅延積分器の出力に基づいて、前記量子化器が３レベルで量子化を行うとともに、前記デジタルアナログ変換器が３レベルでアナログ変換を行う、ハイブリッド型ＡＤＣ。
続きを表示（約 570 文字）【請求項２】
前記量子化器の出力側に接続され、前記第１ステップにおける前記量子化器の第１出力に、前記第２ステップにおける前記量子化器の第２出力を加え、前記第１出力及び前記第２出力の合計の最下位ビットの値を切り捨てた合計出力を出力する出力演算部をさらに含む、請求項１に記載のハイブリッド型ＡＤＣ。
【請求項３】
前記遅延積分器の出力を前記第１加算器に帰還する帰還ループと、
前記帰還ループに直列に挿入される第２スイッチと
をさらに含み、
前記第１ステップでは前記第２スイッチをオフにし、前記第２ステップでは前記第２スイッチをオンにし、
前記第１加算器は、前記第２ステップでは、前記デジタルアナログ変換器の前記反転出力と、前記帰還ループによって帰還される前記遅延積分器の出力とを加算する、請求項１又は２に記載のハイブリッド型ＡＤＣ。
【請求項４】
前記第１スイッチと前記第１加算器の間から分岐する分岐線路と、
前記遅延積分器の出力側において前記帰還ループが分岐する分岐点と、前記量子化器の入力端子との間に設けられ、前記遅延積分器の出力と、前記分岐線路を介して入力される前記アナログ信号とを加算する第２加算器と
をさらに含む、請求項３に記載のハイブリッド型ＡＤＣ。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ハイブリッド型ＡＤＣに関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来より、上位ビットから下位ビットに向かって順に比較演算を繰り返して、アナログ信号をデジタル信号に変換する巡回型Ａ／Ｄ（アナログデジタル）変換器であって、各ビットに対応する演算サイクルが上位ビットから下位ビットに向かって順に小さくなるように、入力されるマスタクロックに基づいて演算クロックを発生する演算クロック発生手段と、前記演算クロック発生手段によって発生された演算クロックを用いて、上位ビットから下位ビットに向かって順に比較演算を繰り返すＡ／Ｄ変換手段とを備える、巡回型Ａ／Ｄ変換器がある（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１１－１７１９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、デルタシグマ型ＡＤＣ(Analog to Digital Converter)をＯＳＲ(Over Sampling Rate)毎にリセットするインクリメンタルＡＤＣ（ＩＡＤＣ）と、ＩＡＤＣの残差を入力とするサイクリック方式ＡＤＣのハイブリッド構成ＡＤＣにおいて、量子化器及びＤＡＣを３レベルにすると、熱雑音等による量子化の誤判定が生じる場合に補正が可能になる。
【０００５】
しかしながら、量子化器及びＤＡＣが３レベルの場合、ＤＡＣの非線形性が問題となる。
【０００６】
そこで、量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態のハイブリッド型ＡＤＣは、アナログ信号が入力される入力端子に接続される第１スイッチと、前記第１スイッチの出力側に接続される遅延積分器と、前記遅延積分器の出力側に接続される量子化器と、前記量子化器の出力をアナログ変換するデジタルアナログ変換器と、前記第１スイッチと前記遅延積分器の間に設けられ、前記第１スイッチに入力される前記アナログ信号と、前記デジタルアナログ変換器の出力の符号を反転した反転出力とを加算する第１加算器とを含み、第１ステップでは、前記第１スイッチをオンにして、前記量子化器が２レベルで量子化を行うとともに、前記デジタルアナログ変換器が２レベルでアナログ変換を行い、前記第２ステップでは、前記第１スイッチをオフにして、前記第１ステップにおける前記遅延積分器の出力に基づいて、前記量子化器が３レベルで量子化を行うとともに、前記デジタルアナログ変換器が３レベルでアナログ変換を行う。
【発明の効果】
【０００８】
量子化の誤判定の影響を抑制可能で線形特性を改善したハイブリッド型ＡＤＣを提供することができる。
【図面の簡単な説明】
【０００９】
実施形態１のハイブリッド型ＡＤＣ１００の構成の一例を示す図である。
第１ステップでの回路構成の一例を示す図である。
第２ステップでの回路構成の一例を示す図である。
第１ステップにおける積分部１８０Ａの出力Ｄ１と、第２ステップにおける演算部１８０Ｃの出力Ｄとを示す図である。
一例としてハイブリッド型ＡＤＣ１００の１６ビットの合計出力を２進数で示す図である。
実施形態２のサイクリックＡＤＣ２００を示す図である。
サイクリックＡＤＣ２００のサイクル１～Ｎにおけるデジタルコードと演算の重みの一例を示す図である。
一般的なサイクリックＡＤＣが正しい変換を行う場合の動作の一例を示す図である。
一般的なサイクリックＡＤＣが量子化で間違う場合の動作の一例を示す図である。
サイクリックＡＤＣ２００が量子化の間違いを補正する動作の一例を説明する図である。
【発明を実施するための形態】
【００１０】
以下、本発明のハイブリッド型ＡＤＣを適用した実施形態について説明する。
（【００１１】以降は省略されています）

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