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公開番号2025082414
公報種別公開特許公報(A)
公開日2025-05-29
出願番号2023195713
出願日2023-11-17
発明の名称半導体集積回路
出願人ローム株式会社
代理人個人,個人
主分類H03K 19/0175 20060101AFI20250522BHJP(基本電子回路)
要約【課題】負の制御電圧を入力可能な半導体集積回路を提供する。
【解決手段】第1トランジスタM11は、NチャンネルMOSFETであり、第1端が入力トランジスタ114のゲートと接続され、ゲートおよび第2端が接地ライン102と接続される。第1抵抗R11は、第1トランジスタM11のバックゲートと接地ライン102の間に接続される。
【選択図】図3
特許請求の範囲【請求項１】
ハイ電圧とロー電圧をとる入力信号を受信する入力端子と、
ゲートに前記入力信号を受ける入力トランジスタを含む内部回路と、
第１端が前記入力トランジスタのゲートと接続され、ゲートおよび第２端が接地ラインと接続されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、
前記第１トランジスタのバックゲートと前記接地ラインの間に接続された第１抵抗と、
を備える、半導体集積回路。
続きを表示（約 420 文字）【請求項２】
前記入力端子と前記入力トランジスタのゲートの間に接続された第２抵抗をさらに備える、請求項１に記載の半導体集積回路。
【請求項３】
ハイ電圧とロー電圧をとる入力信号を受信する入力端子と、
ゲートに前記入力信号を受ける入力トランジスタを含む内部回路と、
第１端が前記入力トランジスタのゲートと接続され、ゲートおよび第２端が接地ラインと接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第２トランジスタと、
前記第２トランジスタのバックゲートと前記入力トランジスタの前記ゲートの間に接続された第３抵抗と、
を備える、半導体集積回路。
【請求項４】
前記入力端子と前記入力トランジスタのゲートの間に接続された第４抵抗をさらに備える、請求項３に記載の半導体集積回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体集積回路に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
半導体集積回路には、ハイ電圧とロー電圧の二値をとる入力信号を入力可能な入力ピンと、入力信号に応じて動作する内部回路を備えるものがある。
【先行技術文献】
【特許文献】
【０００３】
国際公開ＷＯ０７／０８０８２８号明細書
特開２００９－２８４６８８号公報
【０００４】
［概要］
通常、入力信号のロー電圧は接地電圧（０Ｖ）であるが、アプリケーションによっては、ロー電圧が負電圧となる場合がある。負電圧が、内部回路の入力トランジスタのゲートに印加されると、回路の誤動作が発生しうる。
【０００５】
本開示は係る課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、負の制御電圧を入力可能な半導体集積回路の提供にある。
【０００６】
本開示のある態様は、半導体集積回路に関する。半導体集積回路は、ハイ電圧とロー電圧をとる入力信号を受信する入力端子と、ゲートに入力信号を受ける入力トランジスタを含む内部回路と、第１端が入力トランジスタのゲートと接続され、ゲートおよび第２端が接地ラインと接続されたＮチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第１トランジスタと、第１トランジスタのバックゲートと接地ラインの間に接続された第１抵抗と、を備える。
【０００７】
本開示の別の態様も、半導体集積回路に関する。半導体集積回路は、ハイ電圧とロー電圧をとる入力信号を受信する入力端子と、ゲートに入力信号を受ける入力トランジスタを含む内部回路と、第１端が入力トランジスタのゲートと接続され、ゲートおよび第２端が接地ラインと接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）である第２トランジスタと、第２トランジスタのバックゲートと入力トランジスタのゲートの間に接続された第３抵抗と、を備える。
【０００８】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【０００９】
図１は、比較技術１に係る半導体集積回路の回路図である。
図２は、比較技術２に係る半導体集積回路の回路図である。
図３は、実施形態に係る半導体集積回路の回路図である。
図４は、図３の半導体集積回路を模式的に示す断面図である。
図５は、変形例１に係る半導体集積回路の回路図である。
図６は、図５の半導体集積回路を模式的に示す断面図である。
【００１０】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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