特許ウォッチ

公開番号2025132141
公報種別公開特許公報(A)
公開日2025-09-10
出願番号2024029508
出願日2024-02-29
発明の名称ソースドライバ及び表示装置
出願人ローム株式会社
代理人弁理士法人レクスト国際特許事務所
主分類G09G 3/36 20060101AFI20250903BHJP(教育;暗号方法;表示;広告;シール)
要約【課題】チップ面積の増大を抑えつつIRドロップによる表示の不具合の発生を抑制することが可能なソースドライバを提供する。
【解決手段】遅延制御回路23は、第1遅延シフト部31、第2遅延シフト部32及び制御部33を含み、第1遅延シフト部31は、制御部33からスタートパルス信号の供給を受け、ラッチタイミング信号e1～e480を生成し、第2遅延シフト部32は、制御部33からスタートパルス信号の供給を受け、ラッチタイミング信号e481～e960を生成する。制御部33は、スタートパルス生成部34、遅延量制御部35及びバイアス電圧生成部36を含む。バイアス電圧生成部36は、遅延量制御部35から供給されたタイミングシフトの遅延量を示す信号に基づいて、バイアス電圧BVR及びBVLを生成し、バイアス電圧BVRを第1遅延シフト部31、バイアス電圧BVLを第2遅延シフト部32にそれぞれ供給する。
【選択図】図4
特許請求の範囲【請求項１】
複数本のソースライン及び複数本のゲートラインと、前記複数本のソースラインと前記複数本のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、画素データ片の系列からなる映像データ信号に基づいて前記複数のソースラインに駆動信号を出力する複数の出力チャネルを有するソースドライバであって、
前記複数の出力チャネルに夫々対応した複数のラッチタイミング信号を順次出力する出力遅延制御回路と、
前記複数のラッチタイミング信号の出力タイミングに応じたタイミングで前記画素データ片を順次取り込み、当該取り込んだ前記画素データ片の各々を順次出力するデータラッチ部と、
を含み、
前記出力遅延制御回路は、
単一パルスからなるスタートパルス信号を出力するスタートパルス出力部と、
互いに縦続接続された複数のタイミングシフト回路を各々が含み、前記スタートパルス信号を受け、前記複数のタイミングシフト回路の各々が前記スタートパルス信号を順次遅延させて次段に出力すると共に前記複数のラッチタイミング信号を出力する第１の遅延シフト部及び第２の遅延シフト部と、
前記第１の遅延シフト部及び前記第２の遅延シフト部における前記スタートパルス信号の遅延量を設定するスプレッド設定信号に基づいて、バイアス電圧を生成するバイアス電圧生成部と、
を含み、
前記複数のタイミングシフト回路の各々は、
初段に前記スタートパルス信号の入力を受けて最終段から前記ラッチタイミング信号を出力する互いに縦続接続された偶数段のインバータと、
前記バイアス電圧の印加を受け、前記バイアス電圧に基づいて前記偶数段のインバータのうちの少なくとも１のインバータにおける信号出力の遅延時間を変化させる遅延調整部と、
を有することを特徴とするソースドライバ。
続きを表示（約 1,600 文字）【請求項２】
前記遅延調整部は、前記バイアス電圧の印加を制御端に受けるトランジスタから構成され、
電源電圧の供給ラインと基準電圧の供給ラインとの間に前記少なくとも１のインバータと直列に接続されていることを特徴とする請求項１に記載のソースドライバ。
【請求項３】
前記少なくとも１のインバータは、前記偶数段のインバータのうちの入力側から偶数番目のインバータであり、
前記遅延調整部を構成するトランジスタは、前記電源電圧の供給ラインと前記少なくとも１のインバータの正側電源入力端との間、又は前記基準電圧の供給ラインと前記少なくとも１のインバータの負側電源入力端との間に接続されていることを特徴とする請求項２に記載のソースドライバ。
【請求項４】
前記少なくとも１のインバータは、各々のドレイン同士が接続され且つ各々のゲート同士が接続されたＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタから構成され、
前記遅延調整部を構成するトランジスタは、前記Ｐチャネル型ＭＯＳトランジスタのソースと前記電源電圧の供給ラインとの間に挿入されていることを特徴とする請求項３に記載のソースドライバ。
【請求項５】
前記少なくとも１のインバータは、各々のドレイン同士が接続され且つ各々のゲート同士が接続されたＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタから構成され、
前記遅延調整部を構成するトランジスタは、前記Ｎチャネル型ＭＯＳトランジスタのソースと前記基準電圧の供給ラインとの間に挿入されていることを特徴とする請求項３に記載のソースドライバ。
【請求項６】
複数本のソースライン及び複数本のゲートラインと、前記複数本のソースラインと前記複数本のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、
前記複数本のゲートラインにゲート信号を供給するゲートドライバと、
画素データ片の系列からなる映像データ信号を受け、前記複数のソースラインに駆動信号を出力するソースドライバと、
を含み、
前記ソースドライバは、
前記駆動電圧信号を出力する複数の出力チャネルと、
前記複数の出力チャネルに夫々対応した複数のラッチタイミング信号を順次出力する出力遅延制御回路と、
前記複数のラッチタイミング信号の出力タイミングに応じたタイミングで前記画素データ片の系列を順次取り込み、当該取り込んだ前記画素データ片の各々を順次出力するデータラッチ部と、
を含み、
前記出力遅延制御回路は、
単一パルスからなるスタートパルス信号を出力するスタートパルス出力部と、
互いに縦続接続された複数のタイミングシフト回路を各々が含み、前記スタートパルス信号を受け、前記複数のタイミングシフト回路の各々が前記スタートパルス信号を順次遅延させて次段に出力すると共に前記複数のラッチタイミング信号を出力する第１の遅延シフト部及び第２の遅延シフト部と、
前記第１の遅延シフト部及び前記第２の遅延シフト部における前記スタートパルス信号の遅延量を設定するスプレッド設定信号に基づいて、バイアス電圧を生成するバイアス電圧生成部と、
を含み、
前記複数のタイミングシフト回路の各々は、
初段に前記スタートパルス信号の入力を受けて最終段から前記ラッチタイミング信号を出力する互いに縦続接続された偶数段のインバータと、
前記バイアス電圧の印加を受け、前記バイアス電圧に基づいて前記偶数段のインバータのうちの少なくとも１のインバータにおける信号出力の遅延時間を変化させる遅延調整部と、
を有することを特徴とする表示装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、ソースドライバ及び表示装置に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
液晶や有機ＥＬ（Electro Luminescence）等の表示装置は、一般的に複数の走査線及び複数のデータ線の交差部に表示セルが形成された表示パネルと、複数のデータ線を駆動するソースドライバと、を有する。ソースドライバは、映像信号に含まれる複数の画素データ片を順次取り込むデータラッチ部、データラッチ部が取り込んだ画素データ片を高電圧化する複数のレベルシフタ、高電圧化した画素データ片をアナログの階調電圧に変換するＤＡ変換部、及び階調電圧を増幅してデータ線に出力する出力アンプ部を含む。
【０００３】
このようなソースドライバにおいて、チャネル間での出力タイミングのずれによる表示ムラの発生を抑えるため、ソースドライバ毎に各チャネルの出力タイミングを指定することにより、出力タイミングの調整を行う構成を備えた表示ドライバが提案されている（例えば特許文献１）。
【先行技術文献】
【特許文献】
【０００４】
特開２０２２－４０７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、近年、表示パネルの大型化及びその低価格化に対応すべく、ソースドライバの多ｃｈ化が進んでいる。また、省電力化のため、ロジック回路に使われるＬＶ電圧の低電圧化が進んでいる。
【０００６】
このように多ｃｈ化したソースドライバでは、レベルシフタの同時動作数が増え、ロジック回路からの出力変化によるＩＲドロップが発生する。このため、レベルシフタにおいて論理レベルの反転動作が不能、あるいは反転動作に時間がかかる状態となり、レベルシフタ自体に貫通電流が流れる。これにより、さらなるＩＲドロップを引き起こし、ソースドライバの動作不良を招くおそれがある。
【０００７】
このようなＩＲドロップの発生を抑制するための対策として、アナログ的な遅延回路及びバッファリングでデータをラッチするパルスタイミングをずらし、同時動作するレベルシフタを減らすことが考えられる。しかしながら、このような方法によりソースドライバの駆動タイミングを細かく調整しようとすると、調整する信号分の配線、デコーダ、容量素子等が遅延回路部に必要となり、チップ面積が増大するという問題があった。
【０００８】
本発明は上記問題点に鑑みてなされたものであり、チップ面積の増大を抑えつつＩＲドロップによる表示の不具合の発生を抑制することが可能なソースドライバを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明に係るソースドライバは、複数本のソースライン及び複数本のゲートラインと、前記複数本のソースラインと前記複数本のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルに接続され、画素データ片の系列からなる映像データ信号に基づいて前記複数のソースラインに駆動信号を出力する複数の出力チャネルを有するソースドライバであって、前記複数の出力チャネルに夫々対応した複数のラッチタイミング信号を順次出力する出力遅延制御回路と、前記複数のラッチタイミング信号の出力タイミングに応じたタイミングで前記画素データ片を順次取り込み、当該取り込んだ前記画素データ片の各々を順次出力するデータラッチ部と、を含み、前記出力遅延制御回路は、単一パルスからなるスタートパルス信号を出力するスタートパルス出力部と、互いに縦続接続された複数のタイミングシフト回路を各々が含み、前記スタートパルス信号を受け、前記複数のタイミングシフト回路の各々が前記スタートパルス信号を順次遅延させて次段に出力すると共に前記複数のラッチタイミング信号を出力する第１の遅延シフト部及び第２の遅延シフト部と、前記第１の遅延シフト部及び前記第２の遅延シフト部における前記スタートパルス信号の遅延量を設定するスプレッド設定信号に基づいて、バイアス電圧を生成するバイアス電圧生成部と、を含み、前記複数のタイミングシフト回路の各々は、初段に前記スタートパルス信号の入力を受けて最終段から前記ラッチタイミング信号を出力する互いに縦続接続された偶数段のインバータと、前記バイアス電圧の印加を受け、前記バイアス電圧に基づいて前記偶数段のインバータのうちの少なくとも１のインバータにおける信号出力の遅延時間を変化させる遅延調整部と、を有することを特徴とする。
【００１０】
また、本発明に係る表示装置は、複数本のソースライン及び複数本のゲートラインと、前記複数本のソースラインと前記複数本のゲートラインとの交差部の各々にマトリクス状に設けられた複数個の画素部と、を有する表示パネルと、前記複数本のゲートラインにゲート信号を供給するゲートドライバと、画素データ片の系列からなる映像データ信号を受け、前記複数のソースラインに駆動信号を出力するソースドライバと、を含み、前記ソースドライバは、前記駆動電圧信号を出力する複数の出力チャネルと、前記複数の出力チャネルに夫々対応した複数のラッチタイミング信号を順次出力する出力遅延制御回路と、前記複数のラッチタイミング信号の出力タイミングに応じたタイミングで前記画素データ片の系列を順次取り込み、当該取り込んだ前記画素データ片の各々を順次出力するデータラッチ部と、を含み、前記出力遅延制御回路は、単一パルスからなるスタートパルス信号を出力するスタートパルス出力部と、互いに縦続接続された複数のタイミングシフト回路を各々が含み、前記スタートパルス信号を受け、前記複数のタイミングシフト回路の各々が前記スタートパルス信号を順次遅延させて次段に出力すると共に前記複数のラッチタイミング信号を出力する第１の遅延シフト部及び第２の遅延シフト部と、前記第１の遅延シフト部及び前記第２の遅延シフト部における前記スタートパルス信号の遅延量を設定するスプレッド設定信号に基づいて、バイアス電圧を生成するバイアス電圧生成部と、を含み、前記複数のタイミングシフト回路の各々は、初段に前記スタートパルス信号の入力を受けて最終段から前記ラッチタイミング信号を出力する互いに縦続接続された偶数段のインバータと、前記バイアス電圧の印加を受け、前記バイアス電圧に基づいて前記偶数段のインバータのうちの少なくとも１のインバータにおける信号出力の遅延時間を変化させる遅延調整部と、を有することを特徴とする。
【発明の効果】
（【００１１】以降は省略されています）

関連特許