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公開番号2025066933
公報種別公開特許公報(A)
公開日2025-04-24
出願番号2023176523
出願日2023-10-12
発明の名称差動入力回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03F 3/45 20060101AFI20250417BHJP(基本電子回路)
要約【課題】CMRRの改善を効果的な構成によって実現できる差動入力回路を提供する。
【解決手段】差動入力回路(11)において、電流経路制御回路(3)は、第1入力電圧(V1)と第2入力電圧(V2)との間に所定電圧(例えば1Vgs)を上回る電圧差が生じたことを検出した場合に、バックゲート電圧制御回路(2)を流れる電流の電流経路を遮断するように構成される。
【選択図】図7
特許請求の範囲【請求項１】
差動入力対と、
バックゲート電圧制御回路と、
電流経路制御回路と、
を備え、
前記差動入力対は、
第１入力電圧が印加される非反転入力端子に接続される第１ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第１入力トランジスタと、
第２入力電圧が印加される反転入力端子に接続される第２ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第２入力トランジスタと、
を有し、
前記バックゲート電圧制御回路は、
前記非反転入力端子に接続される第３ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第３入力トランジスタと、
前記反転入力端子に接続される第４ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第４入力トランジスタと、
前記第３入力トランジスタおよび前記第４入力トランジスタの各ソースに接続されるドレインと、前記ドレインと短絡されるゲートと、を含むＰチャネル型ＭＯＳＦＥＴで構成される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのソースと第１電圧の印加端との間に接続される第１定電流源と、
を有し、
前記第３入力トランジスタ、前記第４入力トランジスタ、および前記第１ＰＭＯＳトランジスタの各バックゲートは、前記第１ＰＭＯＳトランジスタのソースに接続されるとともに、前記第１入力トランジスタおよび前記第２入力トランジスタの各バックゲートに接続され、
前記電流経路制御回路は、前記第１入力電圧と前記第２入力電圧との間に所定電圧を上回る電圧差が生じたことを検出した場合に、前記バックゲート電圧制御回路を流れる電流の電流経路を遮断するように構成される、差動入力回路。
続きを表示（約 1,400 文字）【請求項２】
前記所定電圧は、前記第３入力トランジスタまたは前記第４入力トランジスタのゲート・ソース間電圧に前記第１ＰＭＯＳトランジスタのゲート・ソース間電圧を加えた電圧以下である、請求項１に記載の差動入力回路。
【請求項３】
前記電流経路制御回路は、
前記第１入力電圧を前記第２入力電圧に前記所定電圧を加えた電圧と比較するように構成される第１コンパレータと、
前記第２入力電圧を前記第１入力電圧に前記所定電圧を加えた電圧と比較するように構成される第２コンパレータと、
前記バックゲート電圧制御回路の低電位側に配置され、前記第１コンパレータの出力および前記第２コンパレータの出力に基づいてオンオフを制御される第１スイッチと、
を有する、請求項１に記載の差動入力回路。
【請求項４】
前記電流経路制御回路は、
前記非反転入力端子に接続されるゲートを含む第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのソースに接続される第２定電流源と、
前記反転入力端子に接続されるゲートを含む第３ＰＭＯＳトランジスタと、
前記第３ＰＭＯＳトランジスタのソースに接続される第３定電流源と、
を有し、
前記第１コンパレータの第１入力端は、前記第３ＰＭＯＳトランジスタのソースに接続され、
前記第２コンパレータの第１入力端は、前記第２ＰＭＯＳトランジスタのソースに接続される、請求項３に記載の差動入力回路。
【請求項５】
Ｎチャネル型ＭＯＳＦＥＴにより構成されるＮＭＯＳ差動入力対を備え、
前記第１コンパレータの第２入力端および前記第２コンパレータの第２入力端は、前記差動入力対と前記ＮＭＯＳ差動入力対の切替え電圧としての基準電圧が印加されるように構成される、請求項３に記載の差動入力回路。
【請求項６】
前記基準電圧が印加されるように構成されるゲートと、前記第１入力トランジスタおよび前記第２入力トランジスタの各ソースに接続されるソースと、を含む第４ＰＭＯＳトランジスタと、
前記第４ＰＭＯＳトランジスタのドレインに接続されるドレインを含み、ドレイン・ゲート間が短絡される第１ＮＭＯＳトランジスタと、
前記第１ＮＭＯＳトランジスタのゲートに接続されるゲートと、前記ＮＭＯＳ差動入力対に接続されるドレインと、を含む第２ＮＭＯＳトランジスタと、
を備える、請求項５に記載の差動入力回路。
【請求項７】
前記第１ＮＭＯＳトランジスタのゲートに接続されるゲートを含む第３ＮＭＯＳトランジスタと、
前記第３ＮＭＯＳトランジスタのドレインに接続される第４定電流源と、
前記第３ＮＭＯＳトランジスタのドレインに接続されるゲートを含むＮチャネル型ＭＯＳＦＥＴとして構成され、前記バックゲート電圧制御回路の低電位側に配置される第２スイッチと、
を有する第２電流経路制御回路を備える、請求項６に記載の差動入力回路。
【請求項８】
前記非反転入力端子に接続されるアノードと、前記第１ＰＭＯＳトランジスタのソースに接続されるカソードと、を含む第１ダイオードと、
前記反転入力端子に接続されるアノードと、前記第１ＰＭＯＳトランジスタのソースに接続されるカソードと、を含む第２ダイオードと、
を備える、請求項１に記載の差動入力回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、差動入力回路に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
従来、差動増幅器（オペアンプ）が知られており、差動増幅器には差動入力対が備えられる。差動入力対には、非反転入力端子および反転入力端子が接続される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１８４１２２号公報
【０００４】
［概要］
差動増幅器の重要な特性として、ＣＭＲＲ（Common Mode Rejection Ratio：同相信号除去比）が知られている。
【０００５】
上記状況に鑑み、本開示は、ＣＭＲＲの改善を効果的な構成によって実現できる差動入力回路を提供することを目的とする。
【０００６】
本開示の一態様に係る差動入力回路は、
差動入力対と、
バックゲート電圧制御回路と、
電流経路制御回路と、
を備え、
前記差動入力対は、
第１入力電圧が印加される非反転入力端子に接続される第１ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第１入力トランジスタと、
第２入力電圧が印加される反転入力端子に接続される第２ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第２入力トランジスタと、
を有し、
前記バックゲート電圧制御回路は、
前記非反転入力端子に接続される第３ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第３入力トランジスタと、
前記反転入力端子に接続される第４ゲートを含むＰチャネル型ＭＯＳＦＥＴで構成される第４入力トランジスタと、
前記第３入力トランジスタおよび前記第４入力トランジスタの各ソースに接続されるドレインと、前記ドレインと短絡されるゲートと、を含むＰチャネル型ＭＯＳＦＥＴで構成される第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのソースと第１電圧の印加端との間に接続される第１定電流源と、
を有し、
前記第３入力トランジスタ、前記第４入力トランジスタ、および前記第１ＰＭＯＳトランジスタの各バックゲートは、前記第１ＰＭＯＳトランジスタのソースに接続されるとともに、前記第１入力トランジスタおよび前記第２入力トランジスタの各バックゲートに接続され、
前記電流経路制御回路は、前記第１入力電圧と前記第２入力電圧との間に所定電圧を上回る電圧差が生じたことを検出した場合に、前記バックゲート電圧制御回路を流れる電流の電流経路を遮断するように構成される。
【図面の簡単な説明】
【０００７】
図１は、非反転増幅回路を示す図である。
図２は、差動増幅器における入力信号と出力信号の一例を示す図である。
図３は、第１比較例に係る差動入力回路の構成を示す図である。
図４は、第２比較例に係る差動入力回路の構成を示す図である。
図５は、第３比較例に係る差動入力回路の構成を示す図である。
図６は、第４比較例に係る差動入力回路の構成を示す図である。
図７は、第１実施形態に係る差動入力回路の構成を示す図である。
図８は、参考例に係る差動入力回路の構成を示す図である。
図９は、参考例に係る差動入力回路でのＰＭＯＳ差動入力対およびＮＭＯＳ差動入力対の各動作範囲を示す図である。
図１０は、第１実施形態に係る差動入力回路でのＰＭＯＳ差動入力対およびＮＭＯＳ差動入力対の各動作範囲を示す図である。
図１１は、第１実施形態における効果の一例を示す動作例の図である。
図１２は、第２実施形態に係る差動入力回路の構成を示す図である。
【０００８】
[詳細な説明]
以下、本開示の例示的な実施形態について、図面を参照して説明する。
【０００９】
＜入力オフセット電圧について＞
差動増幅器の重要な特性である入力オフセット電圧について説明する。入力オフセット電圧は、差動増幅器を用いて負帰還の回路を構成した場合に、平衡状態において非反転入力端子と反転入力端子との間に発生する電圧差である。理想的な入力オフセット電圧は０Ｖであるが、実際には製造ばらつき等の影響によりμＶ～ｍＶオーダーの入力オフセット電圧が発生する。
【００１０】
図１は、差動増幅器を用いた増幅回路の一例である非反転増幅回路ＡＰを示す図である。非反転増幅回路ＡＰは、差動増幅器ＯＰと、抵抗Ｒｓ，Ｒｆと、を有する。差動増幅器ＯＰの反転入力端子（－）には、抵抗Ｒｓの第１端が接続される。抵抗Ｒｓの第２端は、接地端（グランド電位の印加端）に接続される。差動増幅器ＯＰの出力端子は、抵抗Ｒｆの第１端に接続される。抵抗Ｒｆの第２端は、差動増幅器ＯＰの反転入力端子に接続される。差動増幅器ＯＰの非反転入力端子（＋）に入力電圧Ｖｉｎが印加される。入力電圧Ｖｉｎが増幅されて出力電圧Ｖｏｕｔとなる。出力電圧Ｖｏｕｔは、差動増幅器ＯＰの出力端子に発生する。
（【００１１】以降は省略されています）

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