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公開番号2025087080
公報種別公開特許公報(A)
公開日2025-06-10
出願番号2023201471
出願日2023-11-29
発明の名称半導体集積回路装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 17/22 20060101AFI20250603BHJP(基本電子回路)
要約【課題】パワーオンリセット回路によるリセット解除が実行されるよりも前にリセット解除の基準を補正することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置(1)は、基準電圧を出力するように構成された基準電圧源(100)と、前記基準電圧の値を補正するための補正用データを不揮発的に記憶し、電源起動時にパワーオンリセット回路(101)が前記基準電圧に基づきリセット解除を行うよりも前に前記補正用データを出力するように構成された不揮発性メモリ装置(103)と、を備える。前記基準電圧源は、前記補正用データに基づき前記基準電圧の値を補正するように構成されている。
【選択図】図1
特許請求の範囲【請求項１】
基準電圧を出力するように構成された基準電圧源と、
前記基準電圧の値を補正するための補正用データを不揮発的に記憶し、電源起動時にパワーオンリセット回路が前記基準電圧に基づきリセット解除を行うよりも前に前記補正用データを出力するように構成された不揮発性メモリ装置と、
を備え、
前記基準電圧源は、前記補正用データに基づき前記基準電圧の値を補正するように構成されている、半導体集積回路装置。
続きを表示（約 670 文字）【請求項２】
前記不揮発性メモリ装置の出力端と前記基準電圧源との間に設けられ、入力データを通過させて出力する第１動作と、前記入力データをラッチして出力する第２動作とを切り替え可能なように構成されたラッチ回路を備える、請求項１に記載の半導体集積回路装置。
【請求項３】
前記ラッチ回路は、前記パワーオンリセット回路の出力を遅延した信号に基づき前記第１動作から前記第２動作に切り替えるように構成されている、請求項２に記載の半導体集積回路装置。
【請求項４】
前記ラッチ回路が前記第１動作から前記第２動作に切り替えた後、前記不揮発性メモリ装置がディセーブル状態になるように構成されている、請求項２に記載の半導体集積回路装置。
【請求項５】
前記不揮発性メモリ装置の出力が初期値であるときに、前記基準電圧の値が最大になり、前記パワーオンリセット回路のリセット解除のしきい値が最大になるように構成されている、請求項１に記載の半導体集積回路装置。
【請求項６】
前記補正用データの最上位ビットの重みを除外するように構成されている、請求項１に記載の半導体集積回路装置。
【請求項７】
前記不揮発性メモリ装置は、
サイドウォールに電荷をトラップすることでプログラム動作を実行可能なメモリ素子を備え、
比較対象電流と前記メモリ素子に流れる電流との大小関係に基づいてデータの読み出しが可能である、請求項１～６のいずれか一項に記載の半導体集積回路装置。

発明の詳細な説明【技術分野】
【０００１】
本明細書中に開示されている発明は、半導体集積回路装置に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
ＩＣ（Integrated Circuit）、ＬＳＩ（Large Scale Integrated circuit）、ＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）等の半導体集積回路装置は、外部から供給される電源電圧によって駆動される。外部から供給される電源電圧が低すぎると、電源電圧により駆動される被給電回路の動作が不安定になる。そこで、多くの半導体集積回路装置には、パワーオンリセット回路が実装される（例えば特許文献１参照）。
【０００３】
パワーオンリセット回路は、電源電圧がしきい値（解除電圧）より低い状態では、無駄な電力を消費しないように被給電回路を停止状態（パワーダウン）にし、被給電回路をリセット状態にする。パワーオンリセット回路は、電源電圧がしきい値を超えると、被給電回路のリセット状態を解除（リセット解除）する。
【先行技術文献】
【特許文献】
【０００４】
特開２０１８－６７８０６号公報
【０００５】
［概要］
パワーオンリセット回路においてしきい値の精度が低いと、パワーオンリセット回路が被給電回路のリセット解除を適切に実行できないおそれがある。
【０００６】
本明細書中に開示されている半導体集積回路装置は、基準電圧を出力するように構成された基準電圧源と、前記基準電圧の値を補正するための補正用データを不揮発的に記憶し、電源起動時にパワーオンリセット回路が前記基準電圧に基づきリセット解除を行うよりも前に前記補正用データを出力するように構成された不揮発性メモリ装置と、を備える。前記基準電圧源は、前記補正用データに基づき前記基準電圧の値を補正するように構成されている。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係る半導体集積回路装置の構成を示す図である。
図２は、プログラム動作時におけるメモリ素子への電圧印加を示す図である。
図３は、図２に対応するメモリ素子の縦構造断面図である。
図４は、リード（読み出し）動作時におけるメモリ素子への電圧印加を示す図である。
図５は、図４に対応するメモリ素子の縦構造断面図である。
図６は、メモリ素子のドレイン電流のゲート・ソース間電圧依存性の一例を表す図である。
図７は、不揮発性メモリ装置の構成例を示す図である。
【０００８】
［詳細な説明］
本明細書において、ＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタとは、ゲートの構造が、「導電体又は抵抗値が小さいポリシリコン等の半導体からなる層」、「絶縁層」、及び「Ｐ型、Ｎ型、又は真性の半導体層」の少なくとも３層からなるトランジスタをいう。つまり、ＭＯＳ電界効果トランジスタのゲートの構造は、金属、酸化物、及び半導体の３層構造に限定されない。以下、Ｎチャネル型ＭＯＳ電界効果トランジスタをＮＭＯＳトランジスタと称し、Ｐチャネル型ＭＯＳ電界効果トランジスタをＰＭＯＳトランジスタと称す。
【０００９】
＜半導体集積回路装置＞
図１は、実施形態に係る半導体集積回路装置の構成を示す図である。図１に示す半導体集積回路装置１は、基準電圧源１００と、パワーオンリセット回路１０１と、デジタル回路１０２と、不揮発性メモリ装置１０３と、ラッチ回路１０４と、を備える。
【００１０】
基準電圧源１００は、基準電圧Ｖｒｅｆを生成し、基準電圧Ｖｒｅｆをパワーオンリセット回路１０１及び不揮発性メモリ装置１０３それぞれに出力する。基準電圧源１００は、補正用データを受け取り、補正用データに基づき基準電圧Ｖｒｅｆの値を補正（調整）する。
（【００１１】以降は省略されています）

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