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公開番号2025095841
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2023212167
出願日2023-12-15
発明の名称容量性素子およびその製造方法
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類H01G 4/33 20060101AFI20250619BHJP(基本的電気素子)
要約【課題】容量性素子を大容量化する。
【解決手段】容量性素子は、厚さ方向において互いに反対側を向く第1面21及び第2面22を有し、第1面21と第2面22とを連通する複数の連通孔20が形成された基板2と、複数の連通孔2のそれぞれの内周面を覆う筒状に形成された複数の電極31、32と、を備える。複数の電極31、32は、静電容量を構成する。
【選択図】図1
特許請求の範囲【請求項１】
厚さ方向において互いに反対側を向く第１面及び第２面を有し、前記第１面と前記第２面とを連通する複数の連通孔が形成された基板と、
複数の前記連通孔のそれぞれの内周面を覆う筒状に形成された複数の電極と、を備え、
複数の前記電極は、静電容量を構成する、容量性素子。
続きを表示（約 680 文字）【請求項２】
複数の前記連通孔のそれぞれは、前記厚さ方向に沿って形成されている、請求項１に記載の容量性素子。
【請求項３】
複数の前記連通孔のそれぞれは、前記厚さ方向に見て円形に形成されている、請求項２に記載の容量性素子。
【請求項４】
複数の前記連通孔のそれぞれは、前記厚さ方向に見て多角形に形成されている、請求項２に記載の容量性素子。
【請求項５】
複数の前記連通孔のうち互いに隣り合う一対の前記連通孔は、前記厚さ方向に見て前記多角形の一辺同士が互いに平行となるように配列されている、請求項４に記載の容量性素子。
【請求項６】
複数の前記電極のそれぞれは、前記内周面上に形成された導電膜により構成されている、請求項１～５のいずれか１項に記載の容量性素子。
【請求項７】
複数の前記電極のそれぞれは、中空に形成されている、請求項６に記載の容量性素子。
【請求項８】
筒状に形成された複数の前記電極のそれぞれの内側に充填された絶縁体を備える、請求項６に記載の容量性素子。
【請求項９】
前記絶縁体は、樹脂である、請求項８に記載の容量性素子。
【請求項１０】
前記複数の電極の端部を、選択的に閉塞するドライフィルムレジストと、
前記ドライフィルムレジストのパターニングにより、露出した前記電極の端部に、電気的に接続される配線パターンとを備える、請求項１に記載の容量性素子。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、容量性素子およびその製造方法に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
基板の厚み方向に穿設された多数の孔内に電極材料が充填され、そうして形成された電極を、基板の一方の表面および他方の表面等に引回した配線パターンに適宜接続することで、対を成す電極間で静電容量を形成するようにした容量性素子が、特許文献１などで提案されている。そのような容量性素子は、半導体、ＭＥＭＳ素子などの製造方法で作成することができる。そのため、そのような容量性素子は、誘電体を電極で挟んで、多層に積層したり、多数回巻回したりする従来の容量性素子に比べて、作成が容易である。
【先行技術文献】
【特許文献】
【０００３】
特開２０２３－４２７６４号公報
【０００４】
［概要］
容量性素子が形成する静電容量は、概略的に電極の面積に比例し、その電極の面積は、上述のような構造の容量性素子の場合、孔径と、孔の深さとによって決定される。したがって、上述のような構造の容量性素子において、孔径は、基板に必要な強度などからも決定されるので、大きな静電容量を得ようとするとき、基板を厚くして、深い孔を形成する必要がある。すなわち、上述のような構造の容量性素子において、大きな静電容量を得ようとするとき、孔の深さと孔径との比であるアスペクト比を大きく形成する必要がある。
【０００５】
しかしながら、アスペクト比を大きく、すなわち孔を深くすると、穿孔とともに、特に電極が形成し難くなり、場合によってはボイドが発生したりする。また、電極を形成できても、ＳｉＯ
２
などの基板材料と、Ｎｉ、Ｃｕなどの電極材料とのＣＴＥ（線熱膨張係数）の差によって、熱応力が発生し、基板にクラックが発生したり、そのクラックが進行して素子破壊を生じたりする可能性がある。特に、スイッチングのパワー素子に関連して使用される容量性素子の場合、２００℃の耐熱を要求されることもある。
【０００６】
本開示の目的は、大容量化を行うことができる容量性素子およびその製造方法を提供することにある。
【０００７】
上述した課題を解決するために、本開示の容量性素子およびその製造方法は、厚さ方向において互いに反対側を向く第１面及び第２面を有し、第１面と第２面とを連通する複数の連通孔が形成された基板と、複数の連通孔のそれぞれの内周面を覆う筒状に形成された複数の電極と、を備え、複数の電極は、静電容量を構成する。
【図面の簡単な説明】
【０００８】
図１は、第１の実施形態に係る容量性素子の模式的な断面図である。
図２Ａは、図１で示す容量性素子の平面図である。
図２Ｂは、図１で示す容量性素子の模式的な断面図である。
図３Ａは、図１および図２Ａ、図２Ｂで示す容量性素子の製造工程を示す模式的な断面図である。
図３Ｂは、図１および図２Ａ、図２Ｂで示す容量性素子の製造工程を示す模式的な断面図である。
図３Ｃは、図１および図２Ａ、図２Ｂで示す容量性素子の製造工程を示す模式的な断面図である。
図３Ｄは、図１および図２Ａ、図２Ｂで示す容量性素子の製造工程を示す模式的な断面図である。
図３Ｅは、図１および図２Ａ、図２Ｂで示す容量性素子の製造工程を示す模式的な断面図である。
図３Ｆは、図１および図２Ａ、図２Ｂで示す容量性素子の製造工程を示す模式的な断面図である。
図４は、図１および図２Ａ、図２Ｂで示す容量性素子の変形例の模式的な断面図である。
図５は、図４で示す容量性素子の平面図である。
図６は、第２の実施形態に係る容量性素子の模式的な断面図である。
図７は、図６で示す容量性素子の平面図である。
図８Ａは、図５および図６で示す容量性素子の製造工程を示す模式的な断面図である。
図８Ｂは、図５および図６で示す容量性素子の製造工程を示す模式的な断面図である。
図８Ｃは、図５および図６で示す容量性素子の製造工程を示す模式的な断面図である。
図９は、図５および図６で示す容量性素子の変形例の模式的な断面図である。
図１０は、図９で示す容量性素子の平面図である。
図１１は、第３の実施形態に係る容量性素子の模式的な断面図である。
【０００９】
[詳細な説明]
次に、図面を参照して、本実施形態について説明する。以下に説明する図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。したがって、具体的な構造、寸法などは、以下の説明を参酌して適宜に判断されるべきものである。
【００１０】
また、以下に示す実施形態は、技術的思想を具体化するための装置、方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。本実施形態は、特許請求の範囲において、種々の変更を加えることができる。
（【００１１】以降は省略されています）

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