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公開番号2025106710
公報種別公開特許公報(A)
公開日2025-07-16
出願番号2024000235
出願日2024-01-04
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G06F 9/32 20180101AFI20250709BHJP(計算;計数)
要約【課題】実行するシーケンス処理同士の間隔を短くする。
【解決手段】半導体装置100は、複数のペリフェラルの動作順序を予め記憶し、ソフトウエアを用いることなくシーケンス処理を制御するHLC1と、シーケンス処理に影響を与える信号をHLC1に設定するAPB3と、シーケンス処理を完了した場合にHLC1が出力端子から出力する完了割り込み、及びAPB3が出力する信号であって、動作順序に従ってシーケンス処理を繰り返し実行するか否かを設定する繰り返し許可の論理積を出力するAND回路5と、AND回路5の出力、及びAPB3が出力する信号であって、シーケンス処理を行っていない停止状態のHLC1に対してシーケンス処理を開始するように指示する起動命令の論理和をHLC1に出力するOR回路4と、を備え、APB3は、繰り返し許可の設定を有効に保った状態で起動命令をHLC1に出力する。
【選択図】図1
特許請求の範囲【請求項１】
複数のペリフェラルの動作順序を予め記憶し、ソフトウエアを用いることなく各々の前記ペリフェラルを制御する制御部と、
前記ペリフェラルの制御に影響を与える信号を前記制御部に設定する設定部と、
前記動作順序に従って各々の前記ペリフェラルの動作を完了した場合に前記制御部が出力端子から出力する完了割り込み、及び前記設定部が出力する信号であって、前記動作順序に従って各々の前記ペリフェラルの動作を繰り返し実行するか否かを設定する繰り返し許可の論理積を出力する論理積回路と、
前記論理積回路の出力、及び前記設定部が出力する信号であって、前記ペリフェラルに対する制御を行っていない停止状態の前記制御部に対して前記ペリフェラルの制御を開始するように指示する起動命令の論理和を前記制御部に出力する論理和回路と、
を備え、
前記設定部は、前記繰り返し許可の設定を有効に保った状態で前記起動命令を前記制御部に出力する
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記設定部は、前記ペリフェラルの制御を停止させる強制停止命令と、前記ペリフェラルの制御の停止方法を選択する停止状態選択と、を前記制御部に設定し、
前記制御部は、前記強制停止命令を受け付けた場合の前記停止状態選択の値が第１の値であれば、前記動作順序に規定された最後の前記ペリフェラルの動作が完了する前であっても、前記強制停止命令を受け付けた時点で前記ペリフェラルの制御を停止し、前記強制停止命令を受け付けた場合の前記停止状態選択の値が第２の値であれば、前記強制停止命令を受け付けたとしても、前記動作順序に規定された最後の前記ペリフェラルの動作が完了して前記完了割り込みを出力するまでは前記ペリフェラルの制御を継続し、前記完了割り込みの出力と共に前記ペリフェラルの制御を停止する
請求項１に記載の半導体装置。
【請求項３】
前記論理積回路の入力端子と前記出力端子との間に接続され、前記制御部が前記起動命令を受け付けて前記ペリフェラルの制御を開始してから、前記強制停止命令を受け付けて前記ペリフェラルの制御を停止するまでの前記完了割り込みの出力回数を計測するカウンタを備え、
前記カウンタは、前記完了割り込みの出力回数が前記設定部によって予め設定された停止指定回数に達した場合、前記ペリフェラルの制御を停止させる処理満了命令を前記制御部に出力し、
前記処理満了命令を受け付けた前記制御部は、前記処理満了命令を受け付けたとしても、前記動作順序に規定された最後の前記ペリフェラルの動作が完了して前記完了割り込みを出力するまでは前記ペリフェラルの制御を継続し、前記完了割り込みの出力と共に前記ペリフェラルの制御を停止する
請求項２に記載の半導体装置。
【請求項４】
前記制御部は、前記動作順序とは異なる前記ペリフェラルの他の動作順序を記憶するバッファと、前記動作順序の更新を行うリロード制御部を備え、
前記カウンタは、前記完了割り込みの出力回数が前記設定部によって予め設定された更新指定回数に達した場合、前記動作順序の更新を要求するリロード命令を前記制御部に出力し、
前記リロード命令を受け付けた前記制御部は、前記完了割り込み信号の出力にあわせて前記動作順序を前記バッファに記憶された前記他の動作順序に更新し、更新後の前記動作順序に従って前記ペリフェラルの制御を継続する
請求項３に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
特許文献１には、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）と、ＰＷＭ（ＰｕｌｓｅＷｉｄｔｈＭｏｄｕｌａｔｉｏｎ）パルスの生成を可能とするＰＷＭタイマと、を含むマイクロコンピュータであって、ＣＰＵが介在することなくＰＷＭパルスのデューティ値の時系列変化を可能とするマイクロコンピュータが開示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００９－２８２８２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ソフトウエアを用いたＣＰＵによる制御を行う場合、目的の機能をハードウエアによって実現する場合よりも処理速度が低下するうえ、ＣＰＵの負荷を高めることになる。
【０００５】
したがって、前段の周辺装置、すなわち、ペリフェラルが動作の終了に伴って出力する完了通知を後段のペリフェラルの起動端子に接続することによって、ＣＰＵによるソフトウエア処理によらず、後段のペリフェラルを起動するといったペリフェラルの連係動作を実現するＨＬＣ（ＨａｒｄｗａｒｅＬｉｎｋａｇｅＣｏｎｔｒｏｌｌｅｒ）シーケンサが存在する。
【０００６】
ＨＬＣシーケンサは、複数のペリフェラルの動作の完了及び起動といった連係動作をハードウエアによって実現したシーケンサであり、予め定められた動作順序に従って複数のペリフェラルを順次起動することにより目的の機能を実行する。
【０００７】
従来のＨＬＣシーケンサでは、ＣＰＵによって起動されると予め定められた動作順序に従ってペリフェラルを順次起動するシーケンス処理を開始し、動作順序の最後に登録されたペリフェラルの動作が完了した時点でＣＰＵに対して割り込みを出力してシーケンス処理を終了する。再度予め定められた動作順序に従ってペリフェラルのシーケンス処理を実行するためには、ＣＰＵがＨＬＣシーケンサからの割り込みをトリガとして、ＨＬＣシーケンサを起動し直す必要がある。したがって、ＨＬＣシーケンサは、１回目のシーケンス処理が終了した後、ＣＰＵによるＨＬＣシーケンサの再起動に要する時間が経過するまでは、２回目のシーケンス処理を開始することができず、シーケンス処理間に遅延が生じる。
【課題を解決するための手段】
【０００８】
本開示に係る半導体装置は、複数のペリフェラルの動作順序を予め記憶し、ソフトウエアを用いることなく各々の前記ペリフェラルを制御する制御部と、前記ペリフェラルの制御に影響を与える信号を前記制御部に設定する設定部と、前記動作順序に従って各々の前記ペリフェラルの動作を完了した場合に前記制御部が出力端子から出力する完了割り込み、及び前記設定部が出力する信号であって、前記動作順序に従って各々の前記ペリフェラルの動作を繰り返し実行するか否かを設定する繰り返し許可の論理積を出力する論理積回路と、前記論理積回路の出力、及び前記設定部が出力する信号であって、前記ペリフェラルに対する制御を行っていない停止状態の前記制御部に対して前記ペリフェラルの制御を開始するように指示する起動命令の論理和を前記制御部に出力する論理和回路と、を備え、前記設定部は、前記繰り返し許可の設定を有効に保った状態で前記起動命令を前記制御部に出力する。
【０００９】
これにより、シーケンス処理を繰り返す毎にＣＰＵからの起動命令を必要とする場合と比較して、実行するシーケンス処理同士の間隔を短くすることができる半導体装置を提供することができる。
【図面の簡単な説明】
【００１０】
半導体装置の構成例を示す図である。
制御処理の流れの一例を示すフローチャートである。
強制停止命令を受け付けた場合の制御処理の流れの一例を示すフローチャートである。
変形例１における半導体装置の構成例を示す図である。
変形例１における完了割り込み回数の計測処理の流れの一例を示すフローチャートである。
変形例１における制御処理の流れの一例を示すフローチャートである。
変形例２における半導体装置の構成例を示す図である。
変形例２における完了割り込み回数の計測処理の流れの一例を示すフローチャートである。
変形例２における制御処理の流れの一例を示すフローチャートである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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