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公開番号2025110587
公報種別公開特許公報(A)
公開日2025-07-29
出願番号2024004501
出願日2024-01-16
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人
主分類H01L 21/76 20060101AFI20250722BHJP(基本的電気素子)
要約【課題】耐圧を向上可能な半導体装置を提供する。
【解決手段】
半導体装置は、半導体基板11と、半導体基板11上に設けられた埋込半導体層13と、埋込半導体層13上に設けられたエピタキシャル半導体層14と、エピタキシャル半導体層14内に設けられた第1素子領域50Aと、平面視において、第1素子領域50Aを囲む第1アイソレーション構造TAと、を備え、第1アイソレーション構造TAは、エピタキシャル半導体層14の表面から埋込半導体層13を貫通する位置まで延びた第1トレンチと、第1トレンチの内側に第1絶縁層16A₁を介して設けられた第1導電領域17Aと、第1トレンチの内側において第1導電領域17Aよりも深い位置の領域に設けられた第1絶縁領域16A₂と、を備え、第1導電領域17Aの深さは、埋込半導体層13の上面位置よりも浅い。
【選択図】図4
特許請求の範囲【請求項１】
半導体基板と、
前記半導体基板上に設けられた埋込半導体層と、
前記埋込半導体層上に設けられたエピタキシャル半導体層と、
前記エピタキシャル半導体層内に設けられた第１素子領域と、
平面視において、前記第１素子領域を囲む第１アイソレーション構造と、
を備え、
前記第１アイソレーション構造は、
前記エピタキシャル半導体層の表面から前記埋込半導体層を貫通する位置まで延びた第１トレンチと、
前記第１トレンチの内側に第１絶縁層を介して設けられた第１導電領域と、
前記第１トレンチの内側において前記第１導電領域よりも深い位置の領域に設けられた第１絶縁領域と、
を備え、
前記第１導電領域の深さは、前記埋込半導体層の上面位置よりも浅い、
半導体装置。
続きを表示（約 560 文字）【請求項２】
前記第１導電領域と、前記埋込半導体層の上面位置との間の第１距離ＤＺは、
０．１μｍ≦ＤＺ≦１０μｍ、
を満たす、
請求項１に記載の半導体装置。
【請求項３】
前記第１導電領域は、バイアス電位印加端子に接続されている、
請求項１に記載の半導体装置。
【請求項４】
前記エピタキシャル半導体層内に設けられた第２素子領域と、
平面視において、前記第２素子領域を囲む第２アイソレーション構造と、
を備え、
前記第２アイソレーション構造は、
前記エピタキシャル半導体層の表面から前記埋込半導体層を貫通する位置まで延びた第２トレンチと、
前記第２トレンチの内側に第２絶縁層を介して設けられた第２導電領域と、
を備え、
前記第２導電領域の深さは、前記埋込半導体層の下面位置よりも深い、
請求項１に記載の半導体装置。
【請求項５】
前記第１素子領域及び前記第２素子領域は、前記第１素子領域に対応する前記エピタキシャル半導体層の電位が、前記第２素子領域に対応する前記エピタキシャル半導体層の電位よりも高くなるように設定される構造を有する、
請求項４に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１は、ディープ・トレンチ・アイソレーション（ＤＴＩ）構造を含む半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２２／１５３６９３号
【０００４】
［概要］
本開示は、耐圧を向上可能な半導体装置を提供する。
【０００５】
本開示の半導体装置は、半導体基板と、前記半導体基板上に設けられた埋込半導体層と、前記埋込半導体層上に設けられたエピタキシャル半導体層と、前記エピタキシャル半導体層内に設けられた第１素子領域と、平面視において、前記第１素子領域を囲む第１アイソレーション構造と、を備え、前記第１アイソレーション構造は、前記エピタキシャル半導体層の表面から前記埋込半導体層を貫通する位置まで延びた第１トレンチと、前記第１トレンチの内側に第１絶縁層を介して設けられた第１導電領域と、前記第１トレンチの内側において前記第１導電領域よりも深い位置の領域に設けられた第１絶縁領域と、を備え、前記第１導電領域の深さは、前記埋込半導体層の上面位置よりも浅い。
【図面の簡単な説明】
【０００６】
図１は、半導体チップの平面図である。
図２は、デバイス領域の平面図である。
図３は、デバイス領域の断面構成を示す図である。
図４は、デバイス領域の断面構成を示す図である。
図５は、製造方法を説明するためのデバイスの断面構成を示す図（図５（Ａ）、図５（Ｂ）、図５（Ｃ）、図５（Ｄ））である。
【０００７】
［詳細な説明］
【０００８】
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。
【０００９】
図１は、半導体チップ１００（半導体装置）の平面図である。まず、ＸＹＺ三次元直交座標系を設定する。半導体チップ１００の厚み方向（深さ方向）をＺ軸方向とする。Ｚ軸に対して垂直な方向をＸ軸とし、Ｚ軸及びＸ軸の双方に垂直な方向をＹ軸とする。
【００１０】
本例の半導体チップ１００は、バイポーラトランジスタ領域１００Ｂと、ＣＭＯＳ回路領域１００Ｃと、ＤＭＯＳトランジスタ領域１００Ｄを備えている。バイポーラトランジスタ領域１００Ｂは、１又は２以上のバイポーラトランジスタを含んでおり、各種センサからの信号などのアナログ信号が入力されるアナログブロックである。ＣＭＯＳ回路領域１００Ｃは、１又は２以上のＣＭＯＳ（相補型金属酸化膜半導体）回路を構成する複数の電界効果トランジスタを含んでおり、デジタル信号が入力されるデジタルブロックである。ＤＭＯＳトランジスタ領域１００Ｄは、１又は２以上のＤＭＯＳ（二重拡散金属酸化膜半導体－ＦＥＴ（電界効果トランジスタ）を含んでおり、高電圧信号を処理可能なパワーブロックである。本例の半導体チップ１００は、ＢＣＤ（BIPOLAR-CMOS-DMOS）チップである。ＢＣＤチップにおいては、例えば、センサ信号をアナログブロックに入力し、制御信号をデジタルブロックに入力し、これらの出力に基いて、パワーブロックの出力信号を制御することができる。
（【００１１】以降は省略されています）

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