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公開番号2025107892
公報種別公開特許公報(A)
公開日2025-07-22
出願番号2024001432
出願日2024-01-09
発明の名称電力制御回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類G06F 12/06 20060101AFI20250714BHJP(計算;計数)
要約【課題】本開示では、複数のメモリを低消費電力モードから復帰させるにあたり、突入電流の低減と復帰時間の短縮のいずれを優先すべきかを事後的に決定することを目的とする。
【解決手段】電力制御回路は、各々が制御信号により低消費電力モードから復帰可能な複数のメモリをグループ分けした複数のメモリグループと、前記複数のメモリを前記低消費電力モードから復帰させるにあたり、前記複数のメモリグループの間でシリアルに復帰させるかパラレルに復帰させるかを設定する設定値を書き込み可能な不揮発性メモリと、前記設定値に従って前記複数のメモリグループへ入力する前記制御信号を制御する電力管理回路と、を備える。
【選択図】図1
特許請求の範囲【請求項１】
各々が制御信号により低消費電力モードから復帰可能な複数のメモリをグループ分けした複数のメモリグループと、
前記複数のメモリを前記低消費電力モードから復帰させるにあたり、前記複数のメモリグループの間でシリアルに復帰させるかパラレルに復帰させるかを設定する設定値を書き込み可能な不揮発性メモリと、
前記設定値に従って前記複数のメモリグループへ入力する前記制御信号を制御する電力管理回路と、
を備える、電力制御回路。
続きを表示（約 1,400 文字）【請求項２】
前記複数のメモリの各々は、
前記制御信号を入力する入力端子と、前記制御信号を出力する出力端子とを有しており、
前記入力端子が第１状態から第２状態へ遷移したことに応じて前記低消費電力モードから復帰した場合に、前記出力端子を前記第１状態から前記第２状態へ遷移させる、
請求項１に記載の電力制御回路。
【請求項３】
前記電力管理回路は、前記複数のメモリグループの間でシリアルに復帰させるにあたり、前記複数のメモリグループのうちの前段のメモリグループへ入力する前記制御信号を前記第２状態へ遷移させたことに応じて、前記前段のメモリグループから出力される前記制御信号が前記第２状態へ遷移した場合に、前記複数のメモリグループのうちの後段のメモリグループへ入力する前記制御信号を前記第２状態へ遷移させる、
請求項２に記載の電力制御回路。
【請求項４】
前記電力管理回路は、前記複数のメモリグループの間でパラレルに復帰させるにあたり、前記複数のメモリグループへ入力する前記制御信号を一斉に前記第２状態へ遷移させる、
請求項２に記載の電力制御回路。
【請求項５】
前記電力管理回路は、前記複数のメモリグループのうちの少なくとも２つのメモリグループの間でパラレルに復帰させ、且つ前記少なくとも２つのメモリグループと前記複数のメモリグループのうちの少なくとも１つのメモリグループとの間でシリアルに復帰させるにあたり、前記少なくとも２つのメモリグループへ入力する前記制御信号を一斉に前記第２状態へ遷移させたことに応じて、前記少なくとも２つのメモリグループから出力される前記制御信号が全て前記第２状態へ遷移した場合に、前記少なくとも１つのメモリグループへ入力する前記制御信号を前記第２状態へ遷移させる、
請求項２に記載の電力制御回路。
【請求項６】
前記電力管理回路は、前記複数のメモリグループのうちの少なくとも２つのメモリグループの間でパラレルに復帰させ、且つ前記少なくとも２つのメモリグループと前記複数のメモリグループのうちの少なくとも１つのメモリグループとの間でシリアルに復帰させるにあたり、前記少なくとも１つのメモリグループへ入力する前記制御信号を前記第２状態へ遷移させたことに応じて前記少なくとも１つのメモリグループから出力される前記制御信号が前記第２状態へ遷移した場合に、前記少なくとも２つのメモリグループへ入力する前記制御信号を一斉に前記第２状態へ遷移させる、
請求項２に記載の電力制御回路。
【請求項７】
前記不揮発性メモリは、インタフェースを介してＲＯＭライタから前記設定値を書き込み可能なプログラマブルＲＯＭである、請求項１から６のいずれか一項に記載の電力制御回路。
【請求項８】
前記プログラマブルＲＯＭは、前記設定値を一度だけ書き込み可能なワンタイムプログラマブルＲＯＭである、請求項７に記載の電力制御回路。
【請求項９】
前記複数のメモリグループのうちの少なくとも１つのメモリグループは、前記制御信号を伝播する信号線でデイジーチェーン接続された少なくとも２つのメモリを含む、
請求項１から６のいずれか一項に記載の電力制御回路。

発明の詳細な説明【技術分野】
【０００１】
本開示の技術は、電力制御回路に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
特許文献１には「制御信号により低消費電力モードの設定と解除が制御される複数個のメモリモジュール（ＭＤＬｉｊ）の全部または一部がメモリブロック（ＢＬＫ０～ＢＬＫｍ）に属し、同じメモリブロックに属する複数個のメモリモジュールに並列的に前記制御信号を入力してモジュール内経路を伝播させ、その一部のメモリモジュールが前記モジュール内経路から下流のモジュール外経路（ＥＸＲ＿０～ＥＸＲ＿ｍ）に前記制御信号を出力させるように、制御信号の伝播経路を構成する」と記載されている。
【０００３】
特許文献２には「それぞれ制御信号により内部回路の活性・非活性化が可能とされる複数の半導体チップを含む半導体集積回路装置であって、上記複数の半導体チップは、上記制御信号を伝搬可能な配線によってデイジーチェーン接続され、且つ、上記複数の半導体チップのそれぞれは、取り込まれた上記制御信号に対応する処理タイミングを上記複数の半導体チップ間でずらすためのタイミング調整回路を含んで成る」と記載されている。
【０００４】
特許文献３には「低電力制御信号により第１電力状態と前記第１電力状態よりも消費電力の低い第２電力状態とを制御可能な複数のメモリモジュールを有する情報処理装置であって、前記複数のメモリモジュールは、前記第２電力状態から前記第１電力状態に復帰する場合には、設定が必要なメモリモジュール、設定が不要なメモリモジュールの順に復帰し、前記設定が必要なメモリモジュールが復帰したタイミングで、該復帰したメモリモジュールに設定を行うように制御する制御手段を、有する」と記載されている。
【先行技術文献】
【特許文献】
【０００５】
特開２０１３－０２５８４３号公報
特開２００７－１６４８２２号公報
特開２０１７－１２６２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
特許文献１～３には、制御信号により複数のメモリを低消費電力モードから復帰させる技術において、複数のメモリを制御信号を伝播する信号線でデイジーチェーン接続し、復帰タイミングをずらして複数のメモリをシリアルに復帰させることが記載されている。ここで、複数のメモリをシリアルに復帰させる場合、複数のメモリをパラレルに復帰させる場合と比べて突入電流を比較的小さくすることができる反面、復帰するまでに比較的長い時間を要する。このように、突入電流と復帰時間はトレードオフの関係にある。しかしながら、設計段階では、突入電流の低減と復帰時間の短縮のいずれを優先すべきかを決定することが難しい場合があった。
【０００７】
そこで、本開示では、複数のメモリを低消費電力モードから復帰させるにあたり、突入電流の低減と復帰時間の短縮のいずれを優先すべきかを事後的に決定することができる電力制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示に係る電力制御回路は、各々が制御信号により低消費電力モードから復帰可能な複数のメモリをグループ分けした複数のメモリグループと、前記複数のメモリを前記低消費電力モードから復帰させるにあたり、前記複数のメモリグループの間でシリアルに復帰させるかパラレルに復帰させるかを設定する設定値を書き込み可能な不揮発性メモリと、前記設定値に従って前記複数のメモリグループへ入力する前記制御信号を制御する電力管理回路と、を備える。
【図面の簡単な説明】
【０００９】
本実施形態に係る電力制御回路１００の構成の一例を示す図である。
本実施形態に係る電力制御回路１００の動作の一例を示す図である。
本実施形態に係る電力制御回路１００が複数のメモリ１１５を複数のメモリグループ１１０の間でシリアルに復帰させる場合のタイミングチャートの一例を示す図である。
本実施形態に係る電力制御回路１００が複数のメモリ１１５を複数のメモリグループ１１０の間でパラレルに復帰させる場合のタイミングチャートの一例を示す図である。
本実施形態に係る電力制御回路１００が複数のメモリ１１５を複数のメモリグループ１１０の間でシリアル及びパラレルを組み合わせて復帰させる場合のタイミングチャートの第１例を示す図である。
本実施形態に係る電力制御回路１００が複数のメモリ１１５を複数のメモリグループ１１０の間でシリアル及びパラレルを組み合わせて復帰させる場合のタイミングチャートの第２例を示す図である。
【発明を実施するための形態】
【００１０】
以下、本開示の技術の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一又は等価な構成要素及び部分には同一の参照符号を付与している。また、図面の寸法比率は、説明の都合上誇張されている場合があり、実際の比率とは異なる場合がある。
（【００１１】以降は省略されています）

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