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公開番号2025107784
公報種別公開特許公報(A)
公開日2025-07-22
出願番号2024001217
出願日2024-01-09
発明の名称グリッジ除去回路
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03K 5/01 20060101AFI20250714BHJP(基本電子回路)
要約【課題】グリッジが連続で入力された場合においても正確にグリッジを除去する。
【解決手段】このグリッジ除去回路は、第1遅延素子を含み入力信号を第1遅延素子により遅延させて第1遅延信号を生成し、入力信号と第1遅延信号の論理和信号を出力する第1グリッジ除去回路と、グリッジのグリッジ幅に対して十分に長い周期を有するクロック信号を発生させるクロック発生回路と、前記第1グリッジ除去回路の出力信号を前記クロック信号のタイミングでラッチして第1ラッチ信号を出力し、更に前記第1ラッチ信号を前記クロック信号のタイミングでラッチして第2ラッチ信号を出力する複数段のフリップフロップ回路と、第2遅延素子を含み第2ラッチ信号を第2遅延素子により遅延させて第2遅延信号を生成し、第2ラッチ信号と第2遅延信号の論理和信号を出力する第2グリッジ除去回路とを備える。
【選択図】図1
特許請求の範囲【請求項１】
第１遅延素子を含み入力信号を前記第１遅延素子により遅延させて第１遅延信号を生成し、前記入力信号と前記第１遅延信号の論理和信号を出力する第１グリッジ除去回路と、
グリッジのグリッジ幅に対して十分に長い周期を有するクロック信号を発生させるクロック発生回路と、
前記第１グリッジ除去回路の出力信号を前記クロック信号のタイミングでラッチして第１ラッチ信号を出力し、更に前記第１ラッチ信号を前記クロック信号のタイミングでラッチして第２ラッチ信号を出力する複数段のフリップフロップ回路と、
第２遅延素子を含み前記第２ラッチ信号を前記第２遅延素子により遅延させて第２遅延信号を生成し、前記第２ラッチ信号と前記第２遅延信号の論理和信号を出力する第２グリッジ除去回路と
を備えたことを特徴とするグリッジ除去回路。
続きを表示（約 170 文字）【請求項２】
前記第２遅延素子による遅延量は、前記フリップフロップ回路で発生するメタステーブル状態の継続時間よりも十分長い時間である、請求項１に記載のグリッジ除去回路。
【請求項３】
前記フリップフロップ回路の非同期リセット端子には、前記第１グリッジ除去回路の出力信号が入力される、請求項１に記載のグリッジ除去回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、グリッジ除去回路に関する。
に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
秘密情報を保有したＬＳＩに対して、外部からグリッジノイズを印加して情報を抜き取る不正行為（ＦＩ攻撃(Fault Injection））が知られている。ＬＳＩのリセット端子からＥＳＤガン等で連続的な極小パルスが注入された場合、ＬＳＩ内部に多数配置されるフリップフロップ回路のリセット端子までの遅延差から、あるフリップフロップ回路にはリセットが掛かる一方、別のフリップフロップ回路にはリセットが掛からないという事象が発生することがある。このような事象はリセット異常状態であり、ソフトウェア制御を実行した場合、セキュリティチェックプログラムがスキップされる等により秘密情報が外部に流出する可能性がある。このため、このようなＦＩ攻撃に係るグリッジを除去するグリッジ除去回路が提案されている。
【０００３】
しかし、従来のグリッジ除去回路は、グリッジが連続で入力された場合において、フリップフロップ回路のリセット異常状態を引き起こす可能性が依然として少なくないという問題がある。
【先行技術文献】
【特許文献】
【０００４】
特開２００９－２２５１５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の問題に鑑みたものであり、グリッジが連続で入力された場合においても正確にグリッジを除去することができるグリッジ除去回路を提供するものである。
【課題を解決するための手段】
【０００６】
本発明に係るグリッジ除去回路は、第１遅延素子を含み入力信号を前記第１遅延素子により遅延させて第１遅延信号を生成し、前記入力信号と前記第１遅延信号の論理和信号を出力する第１グリッジ除去回路と、グリッジのグリッジ幅に対して十分に長い周期を有するクロック信号を発生させるクロック発生回路と、前記第１グリッジ除去回路の出力信号を前記クロック信号のタイミングでラッチして第１ラッチ信号を出力し、更に前記第１ラッチ信号を前記クロック信号のタイミングでラッチして第２ラッチ信号を出力する複数段のフリップフロップ回路と、第２遅延素子を含み前記第２ラッチ信号を前記第２遅延素子により遅延させて第２遅延信号を生成し、前記第２ラッチ信号と前記第２遅延信号の論理和信号を出力する第２グリッジ除去回路とを備えたことを特徴とする。
【発明の効果】
【０００７】
本発明によれば、グリッジが連続で入力された場合においても正確にグリッジを除去することができるグリッジ除去回路を提供することが可能になる。
【図面の簡単な説明】
【０００８】
本発明の実施の形態のグリッジ除去回路１の構成例を説明する回路図である。
本発明の実施の形態のグリッジ除去回路１の動作を説明するタイミングチャートである。
本発明の実施の形態のグリッジ除去回路の動作を説明するタイミングチャートである。
比較例のグリッジ除去回路１´の構成例を説明する回路図である。
比較例のグリッジ除去回路１´の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、添付図面を参照して本実施形態について説明する。添付図面では、機能的に同じ要素は同じ番号で表示される場合もある。なお、添付図面は本開示の原理に則った実施形態と実装例を示しているが、これらは本開示の理解のためのものであり、決して本開示を限定的に解釈するために用いられるものではない。本明細書の記述は典型的な例示に過ぎず、本開示の特許請求の範囲又は適用例を如何なる意味においても限定するものではない。
【００１０】
本実施形態では、当業者が本開示を実施するのに十分詳細にその説明がなされているが、他の実装・形態も可能で、本開示の技術的思想の範囲と精神を逸脱することなく構成・構造の変更や多様な要素の置き換えが可能であることを理解する必要がある。従って、以降の記述をこれに限定して解釈してはならない。
（【００１１】以降は省略されています）

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