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公開番号2025112602
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2024006926
出願日2024-01-19
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人,個人
主分類H10D 30/65 20250101AFI20250725BHJP()
要約【課題】小型化と耐圧を向上可能な半導体装置を提供する。
【解決手段】
半導体装置は、平面視において、ディープ・トレンチ・アイソレーション構造により囲まれた電界効果トランジスタを備える。電界効果トランジスタは、第1導電型の半導体ウエル領域51と、第1導電型のソース領域54と、第1導電型の第1ドレイン領域52₁と、ソース領域54と第1ドレイン52₁との間において、第1絶縁膜を介して配置された第1ゲート電極56₁と、第1導電型の第2ドレイン領域52₂と、第2ゲート電極56₂と、ソース領域54を内部に有する第2導電型のボディ領域53とを備える。ソース領域54及びボディ領域53は、第1ゲート電極56₁と第2ゲート電極56₂との間において、第1ゲート電極56₁の端部及び第2ゲート電極56₂の端部に自己整合するように位置している。
【選択図】図4
特許請求の範囲【請求項１】
平面視において、ディープ・トレンチ・アイソレーション構造により囲まれた電界効果トランジスタを備え、
前記電界効果トランジスタは、
第１導電型のエピタキシャル半導体層内に形成された第１導電型の半導体ウエル領域と、
前記半導体ウエル領域の表面に形成された第１導電型のソース領域と、
前記半導体ウエル領域の表面に形成され、前記ソース領域から間隔をあけて位置する第１導電型の第１ドレイン領域と、
前記ソース領域と前記第１ドレイン領域との間において、第１絶縁膜を介して配置された第１ゲート電極と、
前記半導体ウエル領域の表面に形成され、前記ソース領域から間隔をあけて位置する第１導電型の第２ドレイン領域と、
前記ソース領域と前記第２ドレイン領域との間において、第２絶縁膜を介して配置された第２ゲート電極と、
前記ソース領域を内部に有する第２導電型のボディ領域と、
を備え、
前記ソース領域及び前記ボディ領域は、前記第１ゲート電極と前記第２ゲート電極との間において、前記第１ゲート電極の端部及び前記第２ゲート電極の端部に自己整合するように位置している、
半導体装置。
続きを表示（約 680 文字）【請求項２】
前記ディープ・トレンチ・アイソレーション構造は、
トレンチと、
前記トレンチ内に絶縁層を介して設けられた導電材料と、
前記絶縁層の外側に位置する第１導電型の不純物添加層と、
を備え、
前記不純物添加層は、前記電界効果トランジスタが形成される半導体基板の内部に設けられた第１導電型の第１埋込半導体層に接続されている、
請求項１に記載の半導体装置。
【請求項３】
前記不純物添加層と、前記半導体ウエル領域との間の最短距離ＤＸは、
０．５μｍ≦ＤＸ≦１０μｍである、
請求項２に記載の半導体装置。
【請求項４】
前記半導体ウエル領域の直下の領域に配置され、前記半導体ウエル領域に接合し、前記ボディ領域に接続された第２導電型の第２埋込半導体層を更に備える、
請求項２に記載の半導体装置。
【請求項５】
第１導電型の前記半導体ウエル領域と、第２導電型の前記ボディ領域とは接合している、
請求項１に記載の半導体装置。
【請求項６】
前記ソース領域から前記第２ドレイン領域へ向かう方向をＸ軸方向とした場合、
距離ΔＸは、
Ｘ軸上における前記ボディ領域と前記半導体ウエル領域との間の接合界面位置と、
Ｘ軸上における前記ソース領域の一方の端部の位置と、
の間の最短距離であり、
０μｍ＜ΔＸ≦０．５μｍ、
を満たしている、
請求項５に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
特許文献１は、ディープ・トレンチ・アイソレーション（ＤＴＩ）構造を含む半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２２／１５３６９３号
【０００４】
［概要］
本開示は、小型化と耐圧を向上可能な半導体装置を提供する。
【０００５】
本開示の半導体装置は、平面視において、ディープ・トレンチ・アイソレーション構造により囲まれた電界効果トランジスタを備え、前記電界効果トランジスタは、第１導電型のエピタキシャル半導体層内に形成された第１導電型の半導体ウエル領域と、前記半導体ウエル領域の表面に形成された第１導電型のソース領域と、前記半導体ウエル領域の表面に形成され、前記ソース領域から間隔をあけて位置する第１導電型の第１ドレイン領域と、前記ソース領域と前記第１ドレイン領域との間において、第１絶縁膜を介して配置された第１ゲート電極と、前記半導体ウエル領域の表面に形成され、前記ソース領域から間隔をあけて位置する第１導電型の第２ドレイン領域と、前記ソース領域と前記第２ドレイン領域との間において、第２絶縁膜を介して配置された第２ゲート電極と、前記ソース領域を内部に有する第２導電型のボディ領域と、を備え、前記ソース領域及び前記ボディ領域は、前記第１ゲート電極と前記第２ゲート電極との間において、前記第１ゲート電極の端部及び前記第２ゲート電極の端部に自己整合するように位置している。
【図面の簡単な説明】
【０００６】
図１は、半導体チップの平面図である。
図２は、デバイス領域の平面図である。
図３は、デバイス領域の断面構成を示す図である。
図４は、トランジスタ近傍の断面構成を示す図である。
図５は、半導体装置の製造方法を説明するための図（図５（Ａ）、図５（Ｂ）、図５（Ｃ））である。
図６は、半導体装置の製造方法を説明するための図（図６（Ａ）、図６（Ｂ）、図６（Ｃ））である。
図７は、半導体装置の製造方法を説明するための図（図７（Ａ）、図７（Ｂ）、図７（Ｃ））である。
図８は、デバイス領域の平面図である。
図９は、ソース含有領域の第１平面構成（図９（Ａ））と第２平面構成（図９（Ｂ））を示す図である。
図１０は、半導体チップの平面図である。
【０００７】
［詳細な説明］
以下、図面を参照して種々の例示的実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附することとし、重複する説明は省略する。
【０００８】
図１は、半導体チップ１００の平面図である。
【０００９】
半導体チップ１００（半導体装置）は、直方体形状を有している。半導体チップ１００は、一方側の第１主面３、他方側の第２主面４（図３参照）を備えている。半導体チップ１００は第１主面３及び第２主面４を接続する第１側面５Ａ、第２側面５Ｂ、第３側面５Ｃ、第４側面５Ｄを有している。半導体チップ１００の厚み方向をＺ軸方向とし、Ｚ軸に垂直な方向をＸ軸方向とし、Ｚ軸及びＸ軸の双方に垂直な方向をＹ軸方向とする。なお、半導体チップ１００の深さ方向（基板に形成されるトレンチの深さ方向）をＺ軸の正方向とし、Ｚ軸の負方向は半導体基板の第２主面４（裏面）から第１主面３（上面）に向かう方向を示すものとする。
【００１０】
第１主面３及び第２主面４は、それぞれＺ軸に垂直である。第１主面３の法線方向（Ｚ軸方向）からみた第１主面３の平面形状（平面視の形状）は長方形（四角形）である。第２主面４の平面視の形状は長方形（四角形）である。平面視において長方形の対向する二辺を構成する第１側面５Ａ及び第２側面５Ｂは、それぞれＸ軸方向に沿って延びている。平面視において長方形の対向する他の二辺を構成する第３側面５Ｃ及び第４側面５Ｄは、それぞれＹ軸方向に沿って延びている。これらの隣接する側面は平面視において直交しているが、直交以外の角度で交差することもできる。
（【００１１】以降は省略されています）

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