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公開番号2025123736
公報種別公開特許公報(A)
公開日2025-08-25
出願番号2024019376
出願日2024-02-13
発明の名称半導体装置
出願人ローム株式会社
代理人個人,個人
主分類H01L 23/50 20060101AFI20250818BHJP(基本的電気素子)
要約【課題】半導体素子の接合信頼性を向上するのに適した半導体装置を提供する。
【解決手段】半導体装置A10は、支持体1と、支持体1の厚さ方向zのz1側に配置され、且つ支持体1に支持された半導体素子3と、を備える。半導体素子3は、回路部322と、厚さ方向zのz2側を向く素子第1面320と、素子第1面320に設けられた複数の第1電極34と、を有し、支持体1は、第1端子部24と、第2端子部25と、を備える。複数の第1電極34の各々は、回路部322に導通しており、第1端子部24は、複数の第1電極34の少なくともいずれかを介して回路部322に導通してている。第2端子部25と素子第1面320との間に介在し、且つ第2端子部25および素子第1面320の双方に接続された第1導電部6を備え、第1導電部6の厚さ方向zに直交する断面の断面積は、第1電極34の厚さ方向zに直交する断面の断面積よりも小さい。
【選択図】図8
特許請求の範囲【請求項１】
支持体と、
前記支持体の厚さ方向の一方側に配置され、且つ前記支持体に支持された半導体素子と、を備え、
前記半導体素子は、回路部と、前記厚さ方向の他方側を向く素子第１面と、前記素子第１面に設けられた複数の第１電極と、を有し、
前記支持体は、１以上の第１端子部と、１以上の第２端子部と、を備え、
前記複数の第１電極の各々は、前記回路部に導通しており、
前記１以上の第１端子部の各々は、前記複数の第１電極の少なくともいずれかを介して前記回路部に導通しており、
前記１以上の第２端子部の各々と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続された１以上の第１導電部を備え、
前記第１導電部の前記厚さ方向に直交する断面の面積である第１断面積は、前記第１電極の前記厚さ方向に直交する断面の面積である第２断面積よりも小さい、半導体装置。
続きを表示（約 750 文字）【請求項２】
前記第１導電部は、前記複数の第１電極のいずれかに近接して配置される、請求項１に記載の半導体装置。
【請求項３】
複数の前記第１導電部を備え、
前記半導体素子は、前記第１導電部と、前記複数の第１電極のいずれか、および他の前記第１導電部の少なくとも一方と、に導通する接続確認用配線を有する、請求項１に記載の半導体装置。
【請求項４】
前記接続確認用配線は、前記第１導電部と、前記複数の第１電極のいずれかとの双方に導通する第１配線を含む、請求項３に記載の半導体装置。
【請求項５】
前記接続確認用配線は、前記第１導電部と、他の前記第１導電部との双方に導通する第２配線を含む、請求項３に記載の半導体装置。
【請求項６】
前記第２断面積に対する前記第１断面積の割合は、３０％以上９５％以下である、請求項１に記載の半導体装置。
【請求項７】
前記第１導電部と前記第１電極との間の距離は、前記第１電極の前記厚さ方向に直交する方向の寸法の１００％以上３００％以下である、請求項２に記載の半導体装置。
【請求項８】
前記第１導電部の前記厚さ方向の寸法は、前記第１導電部の前記厚さ方向に直交する方向の寸法の２５０％以上５００％以下である、請求項１に記載の半導体装置。
【請求項９】
前記支持体の一部と、前記半導体素子と、を覆う封止樹脂をさらに備える、請求項１ないし８のいずれかに記載の半導体装置。
【請求項１０】
前記第１導電部は、前記厚さ方向に見て前記第１電極よりも前記封止樹脂の内方に位置する、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,800 文字）【背景技術】
【０００２】
半導体素子を備えた半導体装置は、様々な構成が提案されている。特許文献１には、従来の半導体装置の一例が開示されている。同文献に開示された半導体装置は、リードおよび半導体素子を備えている。リードは、複数の端子部を有する。特許文献１に記載の半導体装置において、半導体素子は、リード上にフリップチップ実装により搭載されている。リードは、厚さ方向の一方側を向く主面を有する。半導体素子は、当該主面に対向する側に設けられた複数の電極を有し、複数の電極が、たとえばはんだなどからなる接合層を介してリードの主面に接合されている。複数の端子部の各々は、複数の電極の少なくともいずれかを介して半導体素子の内部回路に導通している。
【０００３】
しかしながら、上記のように半導体素子がフリップチップ実装された構成においては、複数の電極それぞれのリードに対する接合部にクラック等の損傷が生じていても、当該損傷の有無を判別するのは困難である。したがって、半導体素子とリードとの間の接合部の接合状態を確認することが困難であった。
【先行技術文献】
【特許文献】
【０００４】
特開２０２０－７７６９４号公報
【０００５】
［概要］
本開示は、上記した事情のもとで考え出されたものであって、フリップチップ実装により支持体に搭載された半導体素子の接合信頼性を向上するのに適した半導体装置を提供することを主たる課題とする。
【０００６】
本開示によって提供される半導体装置は、支持体と、前記支持体の厚さ方向の一方側に配置され、且つ前記支持体に支持された半導体素子と、を備え、前記半導体素子は、回路部と、前記厚さ方向の他方側を向く素子第１面と、前記素子第１面に設けられた複数の第１電極と、を有し、前記支持体は、１以上の第１端子部と、１以上の第２端子部と、を備え、前記複数の第１電極の各々は、前記回路部に導通しており、前記１以上の第１端子部の各々は、前記複数の第１電極の少なくともいずれかを介して前記回路部に導通しており、前記１以上の第２端子部の各々と前記素子第１面との間に介在し、且つ前記第２端子部および前記素子第１面の双方に接続された１以上の第１導電部を備え、前記第１導電部の前記厚さ方向に直交する断面の面積である第１断面積は、前記第１電極の前記厚さ方向に直交する断面の面積である第２断面積よりも小さい。
【０００７】
本開示のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
【図面の簡単な説明】
【０００８】
図１は、本開示の第１実施形態に係る半導体装置を示す平面図（封止樹脂を透過）である。
図２は、本開示の第１実施形態に係る半導体装置を示す平面図（半導体素子および封止樹脂を透過）である。
図３は、本開示の第１実施形態に係る半導体装置を示す底面図である。
図４は、図２のＩＶ－ＩＶ線に沿う断面図である。
図５は、図２のＶ－Ｖ線に沿う断面図である。
図６は、図２のＶＩ－ＶＩ線に沿う断面図である。
図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。
図８は、図４の部分拡大図である。
図９は、図４の部分拡大図である。
図１０は、図５の部分拡大図である。
図１１は、図６の部分拡大図である。
図１２は、第１実施形態の第１変形例に係る半導体装置を示す、図２と同様の平面図である。
図１３は、第１実施形態の第２変形例に係る半導体装置を示す、図２と同様の平面図である。
図１４は、第１実施形態の第３変形例に係る半導体装置を示す、図２と同様の平面図である。
図１５は、第１実施形態の第４変形例に係る半導体装置を示す、図２と同様の平面図である。
【０００９】
［詳細な説明］
以下、本開示の好ましい実施の形態につき、図面を参照して具体的に説明する。
【００１０】
以下では、同一あるいは類似の構成要素に、同じ符号を付して、重複する説明を省略する。本開示における「第１」、「第２」、「第３」等の用語は、単にラベルとして用いたものであり、必ずしもそれらの対象物に順列を付することを意図していない。
（【００１１】以降は省略されています）

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