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公開番号2025115267
公報種別公開特許公報(A)
公開日2025-08-06
出願番号2024009731
出願日2024-01-25
発明の名称オペアンプ
出願人ローム株式会社
代理人個人,個人
主分類H03F 1/52 20060101AFI20250730BHJP(基本電子回路)
要約【課題】高電圧アプリケーションで使用可能なオペアンプを提供する。
【解決手段】第1高耐圧トランジスタMhv1は、ソースが第1トランジスタM1のドレインと接続され、ゲートに第1バイアス電圧Vbn2が印加される。第2高耐圧トランジスタMhv2は、ソースが第2トランジスタM2のドレインと接続され、ゲートに第1バイアス電圧Vbn2が印加される。アシスト回路240は、第1トランジスタM1のドレインと接続され、イネーブル状態において電流Ia1を出力する第1電流源CS1と、第2トランジスタM2のドレインと接続され、イネーブル状態において電流Ia2を出力する第2電流源CS2と、を含む。アシスト回路240は、第1入力端子IN1に生ずる入力電圧VIN1が所定の電圧範囲に入ると、第1電流源CS1および第2電流源CS2をイネーブル状態とする。
【選択図】図4
特許請求の範囲【請求項１】
入力段および出力段を有するオペアンプであって、
前記入力段は、
第１入力端子と、
第２入力端子と、
ゲートが前記第１入力端子と接続された第１極性の第１トランジスタと、ゲートが前記第２入力端子と接続された第１極性の第２トランジスタと、を含む入力差動対と、
ドレインが前記入力差動対と接続された第１極性の第３トランジスタを含むテイル電流源と、
ソースが前記第１トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された前記第１極性の第１高耐圧トランジスタと、
ソースが前記第２トランジスタのドレインと接続され、ゲートに前記第１バイアス電圧が印加された前記第１極性の第２高耐圧トランジスタと、
前記第１高耐圧トランジスタのドレインおよび前記第２高耐圧トランジスタのドレインと接続された能動負荷と、
前記第１トランジスタの前記ドレインと接続され、イネーブル状態において電流を出力する第１電流源と、前記第２トランジスタの前記ドレインと接続され、イネーブル状態において電流を出力する第２電流源と、を含み、前記第１入力端子および前記第２入力端子の一方に生ずる入力電圧が所定の電圧範囲に入ると、前記第１電流源および前記第２電流源を前記イネーブル状態とするアシスト回路と、
を備える、オペアンプ。
続きを表示（約 1,800 文字）【請求項２】
前記アシスト回路は、
第３電流源と、
ソースが前記第３電流源と接続され、ゲートに第２バイアス電圧が印加された第２極性の第３高耐圧トランジスタと、
入力ノードが前記第３高耐圧トランジスタのドレインと接続され、第１出力ノードが前記第１トランジスタの前記ドレインと接続され、第２出力ノードが前記第２トランジスタの前記ドレインと接続された第１カレントミラー回路と、
前記第１カレントミラー回路の前記入力ノードと接続され、前記入力電圧が前記所定の電圧範囲外であるときに、前記第１カレントミラー回路の入力電流が小さくなるように、前記入力電圧が前記所定の電圧範囲内であるときに、前記第１カレントミラー回路の入力電流が大きくなるように、制御電流を生成する電圧検出回路と、
を含み、前記第１カレントミラー回路が前記第１電流源および前記第２電流源として機能する、請求項１に記載のオペアンプ。
【請求項３】
前記電圧検出回路は、
第４電流源と、
ソースが前記第４電流源と接続され、ゲートに前記第２バイアス電圧が印加された第２極性の第４高耐圧トランジスタと、
ドレインが前記第４高耐圧トランジスタのドレインと接続され、ゲートが前記第１入力端子および前記第２入力端子の前記一方と接続された、前記第１極性の第５高耐圧トランジスタと、
入力ノードが前記第５高耐圧トランジスタのソースと接続され、出力ノードが前記第１カレントミラー回路の前記入力ノードと接続された第２カレントミラー回路と、
を含み、前記第２カレントミラー回路の出力電流が前記制御電流である、請求項２に記載のオペアンプ。
【請求項４】
前記電圧検出回路は、
ドレインが前記第４高耐圧トランジスタのドレインと接続され、ゲートが前記第２入力端子と接続され、ソースが前記第２カレントミラー回路の前記入力ノードと接続された、前記第１極性の第６高耐圧トランジスタをさらに含む、請求項３に記載のオペアンプ。
【請求項５】
前記電圧検出回路は、
第４電流源と、
ソースが前記第４電流源と接続され、ゲートに前記第２バイアス電圧が印加された第２極性の第４高耐圧トランジスタと、
ドレインが前記第４高耐圧トランジスタのドレインと接続され、ゲートに第３バイアス電圧が印加された前記第１極性の第７高耐圧トランジスタと、
ドレインが前記第７高耐圧トランジスタのドレインと接続され、ゲートが前記第１入力端子および前記第２入力端子の前記一方と接続された、前記第１極性の第４トランジスタと、
入力ノードが前記第４トランジスタのソースと接続され、出力ノードが前記第１カレントミラー回路の前記入力ノードと接続された第２カレントミラー回路と、
を含み、前記第２カレントミラー回路の出力電流が前記制御電流である、請求項２に記載のオペアンプ。
【請求項６】
前記電圧検出回路は、
ドレインが前記第４高耐圧トランジスタのドレインと接続され、ゲートが前記第１入力端子および前記第２入力端子の他方と接続され、ソースが前記第２カレントミラー回路の前記入力ノードと接続された、前記第１極性の第５トランジスタをさらに含む、請求項５に記載のオペアンプ。
【請求項７】
前記電圧検出回路は、前記第１入力端子および前記第２入力端子の一方の電圧をしきい値電圧と比較する電圧コンパレータを含む、請求項２に記載のオペアンプ。
【請求項８】
前記第１バイアス電圧を生成するバイアス回路をさらに備え、
前記バイアス回路は、
第５電流源と、
ソースが前記第５電流源と接続され、ゲートに第２バイアス電圧が印加された第２極性の第８高耐圧トランジスタと、
前記第８高耐圧トランジスタのドレインと接続された、直列に接続された複数の定電圧素子を含む定電圧源と、
を含み、前記複数の定電圧素子の電圧降下が前記第１バイアス電圧である、請求項１から７のいずれかに記載のオペアンプ。
【請求項９】
ひとつの半導体基板に一体集積化される、請求項１から７のいずれかに記載のオペアンプ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、オペアンプに関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
２つの入力電圧の差を増幅するために、オペアンプ（差動増幅器）が利用される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－９６９７０号公報
【０００４】
［概要］
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、高電圧アプリケーションで使用可能なオペアンプの提供にある。
【０００５】
本開示のある態様のオペアンプに関する。オペアンプは、入力段および出力段を有する。入力段は、第１入力端子と、第２入力端子と、ゲートが第１入力端子と接続された第１極性の第１トランジスタと、ゲートが第２入力端子と接続された第１極性の第２トランジスタと、を含む入力差動対と、ドレインが入力差動対と接続された第１極性の第３トランジスタを含むテイル電流源と、ソースが第１トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された第１極性の第１高耐圧トランジスタと、ソースが第２トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された第１極性の第２高耐圧トランジスタと、第１高耐圧トランジスタのドレインおよび第２高耐圧トランジスタのドレインと接続された能動負荷と、第１トランジスタのドレインと接続され、イネーブル状態において電流を出力する第１電流源と、第２トランジスタのドレインと接続され、イネーブル状態において電流を出力する第２電流源と、を含み、第１入力端子および第２入力端子の一方に生ずる入力電圧が所定の電圧範囲に入ると、第１電流源および第２電流源をイネーブル状態とするアシスト回路と、を備える。
【０００６】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【０００７】
図１は、オペアンプの回路図である。
図２は、比較技術に係る入力段の回路図である。
図３は、図２の入力段における、入力電圧ＶＩＮと第１トランジスタＭ１のドレイン電圧Ｖｄ１との関係を示す図である。
図４は、実施形態に係る入力段の回路図である。
図５は、実施例１に係る入力段の回路図である。
図６は、図５（実施例１）の入力段における、入力電圧ＶＩＮと第１トランジスタＭ１のドレイン電圧Ｖｄ１との関係を示す図である。
図７は、図５（実施例１）の入力段における、いくつかの電流（Ｉａ１，Ｉａ２，Ｉｃ３，Ｉｃｔｒｌ，Ｉｔａｉｌ）と入力電圧ＶＩＮの関係を示す図である。
図８は、実施例２に係るアシスト回の回路図である。
図９は、実施例３に係るアシスト回の回路図である。
図１０は、実施例４に係るアシスト回の回路図である。
図１１は、実施例５に係る入力段の回路図である。
【０００８】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【０００９】
一実施形態に係るオペアンプは、入力段および出力段を有する。入力段は、第１入力端子と、第２入力端子と、ゲートが第１入力端子と接続された第１極性の第１トランジスタと、ゲートが第２入力端子と接続された第１極性の第２トランジスタと、を含む入力差動対と、ドレインが入力差動対と接続された第１極性の第３トランジスタを含むテイル電流源と、ソースが第１トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された第１極性の第１高耐圧トランジスタと、ソースが第２トランジスタのドレインと接続され、ゲートに第１バイアス電圧が印加された第１極性の第２高耐圧トランジスタと、第１高耐圧トランジスタのドレインおよび第２高耐圧トランジスタのドレインと接続された能動負荷と、第１トランジスタのドレインと接続され、イネーブル状態において電流を出力する第１電流源と、第２トランジスタのドレインと接続され、イネーブル状態において電流を出力する第２電流源と、を含み、第１入力端子および第２入力端子の一方に生ずる入力電圧が所定の電圧範囲に入ると、第１電流源および第２電流源をイネーブル状態とするアシスト回路と、を備える。
【００１０】
この態様によると、入力差動対が遮断状態となると、アシスト回路にアシスト電流が流れ、第１高耐圧トランジスタ、第２高耐圧トランジスタを飽和領域に保つことができる。これにより、入力差動対やテイル電流源に高電圧が印加されるのを防止できる。
（【００１１】以降は省略されています）

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