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公開番号2025116721
公報種別公開特許公報(A)
公開日2025-08-08
出願番号2024011318
出願日2024-01-29
発明の名称オペアンプ回路
出願人ローム株式会社
代理人個人,個人
主分類H03F 1/30 20060101AFI20250801BHJP(基本電子回路)
要約【課題】出力段のアイドル電流の電源電圧依存性を抑制する。
【解決手段】ソース接地型のAB級出力段130は、P型出力トランジスタMP1およびN型出力トランジスタMN1を含む。アイドル電流制御回路140Aは、AB級出力段130Aのアイドル電流Iidle_P,Iidle_Nを制御する。P型バイアストランジスタMP3およびN型バイアストランジスタMN3は、P型出力トランジスタMP1のゲートとN型出力トランジスタMN1のゲートの間に並列に接続される。第1基準電流源142および第2基準電流源144はそれぞれ、電源電圧V_DDと負の相関を有する第1基準電流Iref_P,第2基準電流Iref_Nを生成する。
【選択図】図1
特許請求の範囲【請求項１】
Ｐ型出力トランジスタおよびＮ型出力トランジスタを含むソース接地型のＡＢ級出力段と、
前記ＡＢ級出力段のアイドル電流を制御するアイドル電流制御回路と、
を備え、
前記アイドル電流制御回路は、
前記Ｐ型出力トランジスタのゲートと前記Ｎ型出力トランジスタのゲートの間に並列に接続されたＰ型バイアストランジスタおよびＮ型バイアストランジスタと、
電源電圧と負の相関を有する第１基準電流を生成する第１基準電流源と、
前記電源電圧と負の相関を有する第２基準電流を生成する第２基準電流源と、
前記Ｐ型出力トランジスタに対応し、ソースが電源ラインと接続され、ゲートドレイン間が結線され、前記第１基準電流の経路上に設けられたＰ型レプリカトランジスタと、
前記Ｎ型出力トランジスタに対応し、ソースが接地ラインと接続され、ゲートドレイン間が結線され、前記第２基準電流の経路上に設けられたＮ型レプリカトランジスタと、
を含み、前記Ｐ型レプリカトランジスタと前記Ｐ型出力トランジスタがフローティングカレントミラー回路を形成し、前記Ｎ型レプリカトランジスタと前記Ｎ型出力トランジスタがフローティングカレントミラー回路を形成している、オペアンプ回路。
続きを表示（約 610 文字）【請求項２】
前記第１基準電流源は、
第１定電流をシンクする第１定電流源と、
前記電源電圧と正の相関を有する第１可変電流をソースする第１可変電流源と、
を含み、
前記第２基準電流源は、
第２定電流をソースする第２定電流源と、
前記電源電圧と正の相関を有する２可変電流をシンクする第２可変電流源と、
を含む、請求項１に記載のオペアンプ回路。
【請求項３】
前記第１可変電流源は、
ソースが前記電源ラインと接続され、ゲートドレイン間が結線された第１Ｐ型トランジスタと、
前記第１Ｐ型トランジスタのドレインと前記接地ラインの間に接続された第１抵抗と、
ソースが前記電源ラインと接続され、ゲートが前記第１Ｐ型トランジスタのゲートと接続された第２Ｐ型トランジスタと、
を含む、請求項２に記載のオペアンプ回路。
【請求項４】
前記第２可変電流源は、
ソースが前記接地ラインと接続され、ゲートドレイン間が結線された第１Ｎ型トランジスタと、
前記第１Ｎ型トランジスタのドレインと前記電源ラインの間に接続された第２抵抗と、
ソースが前記接地ラインと接続され、ゲートが前記第１Ｎ型トランジスタのゲートと接続された第２Ｎ型トランジスタと、
を含む、請求項２または３に記載のオペアンプ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、オペアンプ回路に関する。
続きを表示（約 2,100 文字）【背景技術】
【０００２】
オペアンプは、電子回路のなかで特に重要な要素回路である。オペアンプの回路形式は、出力段の構成に応じて、Ａ級、ＡＢ級、Ｂ級などに分類される。
【０００３】
レイルトゥレイル動作が求められるオペアンプでは、ソース接地型のＡＢ級出力段が採用される。クロスカップル型フィードフォワードＡＢ級出力段は、ソース接地型の出力段を有し、そのアイドル電流は、フローティングカレントミラー回路と呼ばれる回路形式によって制御される。
【先行技術文献】
【特許文献】
【０００４】
特開２０２１－１３２３５７号公報
【０００５】
［概要］
本開示はかかる状況においてなされたものであり、そのある態様の例示的な目的のひとつは、出力段のアイドル電流の電源電圧依存性を抑制したオペアンプ回路の提供にある。
【０００６】
本開示のある態様に係るオペアンプ回路は、Ｐ型出力トランジスタおよびＮ型出力トランジスタを含むソース接地型のＡＢ級出力段と、ＡＢ級出力段のアイドル電流を制御するアイドル電流制御回路と、を備える。アイドル電流制御回路は、Ｐ型出力トランジスタのゲートとＮ型出力トランジスタのゲートの間に並列に接続されたＰ型バイアストランジスタおよびＮ型バイアストランジスタと、電源電圧と負の相関を有する第１基準電流を生成する第１基準電流源と、電源電圧と負の相関を有する第２基準電流を生成する第２基準電流源と、Ｐ型出力トランジスタに対応し、ソースが電源ラインと接続され、ゲートドレイン間が結線され、第１基準電流の経路上に設けられたＰ型レプリカトランジスタと、Ｎ型出力トランジスタに対応し、ソースが接地ラインと接続され、ゲートドレイン間が結線され、第２基準電流の経路上に設けられたＮ型レプリカトランジスタと、を含み、Ｐ型レプリカトランジスタとＰ型出力トランジスタがフローティングカレントミラー回路を形成し、Ｎ型レプリカトランジスタとＮ型出力トランジスタがフローティングカレントミラー回路を形成している。
【０００７】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【図面の簡単な説明】
【０００８】
図１は、実施形態に係るオペアンプ回路の回路図である。
図２は、比較技術におけるフローティングカレントミラー回路の動作を説明する図である。
図３は、比較技術に係るオペアンプ回路のアイドル電流の電源電圧依存性を説明する図である。
図４は、実施形態に係るオペアンプ回路のアイドル電流の電源電圧依存性を説明する図である。
図５は、実施例１に係るオペアンプ回路の回路図である。
図６は、第１基準電流源および第２基準電流源の具体的な構成例を示す回路図である。
図７は、実施例２に係るオペアンプ回路の回路図である。
図８は、実施例３に係るオペアンプ回路の回路図である。
【０００９】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【００１０】
一実施形態に係るオペアンプ回路は、Ｐ型出力トランジスタおよびＮ型出力トランジスタを含むソース接地型のＡＢ級出力段と、ＡＢ級出力段のアイドル電流を制御するアイドル電流制御回路と、を備える。アイドル電流制御回路は、Ｐ型出力トランジスタのゲートとＮ型出力トランジスタのゲートの間に並列に接続されたＰ型バイアストランジスタおよびＮ型バイアストランジスタと、電源電圧と負の相関を有する第１基準電流を生成する第１基準電流源と、電源電圧と負の相関を有する第２基準電流を生成する第２基準電流源と、Ｐ型出力トランジスタに対応し、ソースが電源ラインと接続され、ゲートドレイン間が結線され、第１基準電流の経路上に設けられたＰ型レプリカトランジスタと、Ｎ型出力トランジスタに対応し、ソースが接地ラインと接続され、ゲートドレイン間が結線され、第２基準電流の経路上に設けられたＮ型レプリカトランジスタと、を含み、Ｐ型レプリカトランジスタとＰ型出力トランジスタがフローティングカレントミラー回路を形成し、Ｎ型レプリカトランジスタとＮ型出力トランジスタがフローティングカレントミラー回路を形成している。
（【００１１】以降は省略されています）

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