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公開番号2025112869
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2024007388
出願日2024-01-22
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H04L 25/40 20060101AFI20250725BHJP(電気通信技術)
要約【課題】半導体チップ間で行われるデータ転送に使用する端子の数を削減する。
【解決手段】第1の半導体チップは、対象データの各ビット値を、システムクロックに同期して並列伝送方式で出力する送信側周辺回路と、並列伝送方式で供給される対象データを受信し、対象のデータの各ビット値を、システムクロックの周波数を整数倍した逓倍クロックに同期して直列伝送方式で出力する並列入力直列出力回路とを含む。第2の半導体チップは、直列伝送方式で供給される対象データを受信し、対象データの各ビット値を逓倍クロックに同期して並列伝送方式で出力する直列入力並列出力回路と、直列入力並列出力回路から出力される対象データの各ビット値を、逓倍クロックに同期して保持する複数のレジスタを含む保持回路と、保持回路に保持された対象データの各ビット値を、システムクロックに同期して取り込む受信側周辺回路と、を含む。
【選択図】図2
特許請求の範囲【請求項１】
複数のビットからなる転送対象のデータである対象データを送信する第１の半導体チップと、前記第１の半導体チップから送信された前記対象データを受信する第２の半導体チップと、を含む半導体装置であって、
前記第１の半導体チップは、
前記対象データの各ビット値を、システムクロックに同期して並列伝送方式で出力する送信側周辺回路と、
並列伝送方式で供給される前記対象データを受信し、前記対象データの各ビット値を、前記システムクロックの周波数を整数倍した逓倍クロックに同期して直列伝送方式で出力する並列入力直列出力回路と、
を含み、
前記第２の半導体チップは、
直列伝送方式で供給される前記対象データを受信し、前記対象データの各ビット値を、前記逓倍クロックに同期して並列伝送方式で出力する直列入力並列出力回路と、
前記直列入力並列出力回路から出力される前記対象データの各ビット値を、前記逓倍クロックに同期して保持する複数のレジスタを含む保持回路と、
前記保持回路に保持された前記対象データの各ビット値を、前記システムクロックに同期して取り込む受信側周辺回路と、
を含む
半導体装置。
続きを表示（約 480 文字）【請求項２】
前記第２の半導体チップは、前記逓倍クロックを生成する逓倍クロック生成回路を含み、
前記並列入力直列出力回路、前記並列入力直列出力回路及び前記保持回路は、前記逓倍クロック生成回路によって生成された逓倍クロックに同期して動作する
請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップは、前記対象データが直列伝送方式によって出力されるデータ出力端子を有し、
前記第２の半導体チップは、直列伝送方式で伝送される前記対象データが入力されるデータ入力端子を有し、
前記データ出力端子と前記データ入力端子が接続されている
請求項１に記載の半導体装置。
【請求項４】
前記逓倍クロックの周波数は、前記システムクロックの周波数のｎ倍であり、
前記対象データのビット数をｍとしたとき、ｎ＞ｍである
請求項１に記載の半導体装置。
【請求項５】
前記第１の半導体チップと前記第２の半導体チップとが積層されている
請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
複数の半導体チップを有する半導体装置おいて、半導体チップ間でのデータ転送に関する技術として以下の技術が知られている。例えば、特許文献１には、第１のダイ上の複数の送信回路と、第２のダイ上の複数の受信回路と、複数の送信回路が複数の受信回路にデータビットをパラレルに送信するように第１のダイを第２のダイに通信可能に結合する複数の導電線と、を有するものが記載されている。
【先行技術文献】
【特許文献】
【０００３】
特表２０１７－５０５０２０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
複数の半導体チップを備えたマルチチップ構成の半導体装置において、半導体チップ間でデータ転送を行う場合、各半導体チップにおいて、転送対象のデータを送受信するための端子が必要となる。特に、転送対象のデータの各ビット値を並列伝送方式により転送する場合、ビット毎に端子が必要となるためビット数の増加に伴って端子数が増加する。各半導体チップにおいて端子数が増加すると、半導体チップの面積が増加するだけでなく、テスト工数も増加するので、コストアップを招く
【０００５】
本発明は、上記の点に鑑みてなされたものであり、半導体チップ間で行われるデータ転送に使用する端子の数を削減することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、複数のビットからなる転送対象のデータである対象データを送信する第１の半導体チップと、前記第１の半導体チップから送信された前記対象データを受信する第２の半導体チップと、を含む。前記第１の半導体チップは、前記対象データの各ビット値を、システムクロックに同期して並列伝送方式で出力する送信側周辺回路と、並列伝送方式で供給される前記対象データを受信し、前記対象データの各ビット値を、前記システムクロックの周波数を整数倍した逓倍クロックに同期して直列伝送方式で出力する並列入力直列出力回路と、を含む。前記第２の半導体チップは、直列伝送方式で供給される前記対象データを受信し、前記対象データの各ビット値を、前記逓倍クロックに同期して並列伝送方式で出力する直列入力並列出力回路と、前記直列入力並列出力回路から出力される前記対象データの各ビット値を、前記逓倍クロックに同期して保持する複数のレジスタを含む保持回路と、前記保持回路に保持された前記対象データの各ビット値を、前記システムクロックに同期して取り込む受信側周辺回路と、を含む。
【発明の効果】
【０００７】
本発明によれば、半導体チップ間で行われるデータ転送に使用する端子の数を削減することが可能となる。
【図面の簡単な説明】
【０００８】
本発明の実施形態に係る半導体装置の構成の一例を示す図である。
本発明の実施形態に係る第１の半導体チップ及び第２の半導体チップのそれぞれの回路構成の一例を示す回路ブロック図である。
本発明の実施形態に係る半導体装置の動作の一例を示すタイミングチャートである。
比較例に係る半導体装置の構成の一例を示す図である。
本発明の他の実施形態に係る半導体装置の構成の一例を示す図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照しつつ説明する。尚、各図面において、実質的に同一又は等価な構成要素又は部分には同一の参照符号を付与している。
【００１０】
図１は、本発明の第１の実施形態に係る半導体装置１０の構成の一例を示す図である。半導体装置１０は、第１の半導体チップ２０及び第２の半導体チップ３０を含むマルチチップ構成を有する。本実施形態において、第２の半導体チップ３０の上に第１の半導体チップ２０が積層されている。第１の半導体チップ２０と第２の半導体チップ３０は、複数のバンプ５０を介して接続されている。第１の半導体チップ２０と第２の半導体チップ３０との間での信号及びデータの送受信は、バンプ５０を介して行われる。半導体装置１０は、第１の半導体チップ２０及び第２の半導体チップ３０からなる積層体が搭載されるパッケージ基板６０を有していてもよい。パッケージ基板６０上において、第１の半導体チップ２０及び第２の半導体チップ３０が並置されていてもよい。この場合、第１の半導体チップ２０と第２の半導体チップとの間での信号及びデータの送受信は、ワイヤー又はパッケージ基板６０上に形成された配線を介して行われてもよい。以下において、第１の半導体チップ２０から第２の半導体チップ３０にデータを転送する場合を例に説明する。
（【００１１】以降は省略されています）

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