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公開番号2025120854
公報種別公開特許公報(A)
公開日2025-08-18
出願番号2024015985
出願日2024-02-05
発明の名称コンパレータ回路、電源回路
出願人ローム株式会社
代理人個人,個人
主分類H03K 5/08 20060101AFI20250808BHJP(基本電子回路)
要約【課題】コンパレータ回路のノイズ耐性を改善する。
【解決手段】第1トランジスタM1は、第1基準電流Iref1の経路上に設けられる。第2トランジスタM2は第1カレントミラー回路CM1を形成する。第3トランジスタM3は、第2基準電流Iref2の経路上に設けられる。第4トランジスタM4は、ソースが第1入力ノードINPと接続され、ゲートが第3トランジスタM3のゲートと接続される。第5トランジスタM5は、ソースが第2入力ノードINNと接続され、ゲートが第3トランジスタM3のゲートと接続される。第6トランジスタM6は、ゲートおよびドレインが第4トランジスタM4のドレインと接続され、第7トランジスタM7のドレインは、第2トランジスタM2のドレインおよび第5トランジスタM5のドレインと接続される。キャパシタC1は、第1トランジスタM1のゲートソース間に接続される。
【選択図】図2
特許請求の範囲【請求項１】
第１入力ノードと、
第２入力ノードと、
第１基準電流の経路上に設けられた第１トランジスタと、
前記第１トランジスタを入力とするカレントミラー回路を形成するように接続された第２トランジスタと、
第２基準電流の経路上に設けられ、ゲートドレイン間が接続された第３トランジスタと、
ソースが前記第１入力ノードと接続され、ゲートが前記第３トランジスタのゲートと接続された第４トランジスタと、
ソースが前記第２入力ノードと接続され、ゲートが前記第３トランジスタのゲートと接続された第５トランジスタと、
ゲートおよびドレインが前記第４トランジスタのドレインと接続された第６トランジスタと、
ゲートが前記第６トランジスタの前記ゲートと接続され、ドレインが前記第２トランジスタのドレインおよび前記第５トランジスタのドレインと接続された第７トランジスタと、
前記第１トランジスタのゲートソース間に接続されたキャパシタと、
を備える、コンパレータ回路。
続きを表示（約 120 文字）【請求項２】
前記第１基準電流の経路上であって前記第１トランジスタのドレイン側に設けられた抵抗をさらに備える、請求項１に記載のコンパレータ回路。
【請求項３】
請求項１または２に記載のコンパレータ回路を備える、電源回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、コンパレータ回路に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
２つの電圧を比較するコンパレータ回路は、電子回路における基本要素である。ＤＣ／ＤＣコンバータやモータドライバなど、スイッチングをともなう半導体集積回路はノイズを発生する。このような半導体集積回路において、電源ラインや接地ラインにノイズが重畳すると、コンパレータ回路が誤動作し、誤判定が発生しうる。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－９７１２１号公報
【０００４】
［概要］
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、誤動作を防止したコンパレータ回路の提供にある。
【０００５】
本開示のある態様のコンパレータ回路は、第１入力ノードと、第２入力ノードと、第１基準電流の経路上に設けられた第１トランジスタと、第１トランジスタを入力とするカレントミラー回路を形成するように接続された第２トランジスタと、第２基準電流の経路上に設けられ、ゲートドレイン間が接続された第３トランジスタと、ソースが第１入力ノードと接続され、ゲートが第３トランジスタのゲートと接続された第４トランジスタと、ソースが第２入力ノードと接続され、ゲートが第３トランジスタのゲートと接続された第５トランジスタと、ゲートおよびドレインが第４トランジスタのドレインと接続された第６トランジスタと、ゲートが第６トランジスタのゲートと接続され、ドレインが第２トランジスタのドレインおよび第５トランジスタのドレインと接続された第７トランジスタと、第１トランジスタのゲートソース間に接続されたキャパシタと、を備える。
【０００６】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【図面の簡単な説明】
【０００７】
図１は、実施形態に係るコンパレータ回路を備える半導体集積回路の回路図である。
図２は、実施形態１に係るコンパレータ回路の回路図である。
図３は、比較技術に係るコンパレータ回路の回路図である。
図４は、実施形態２に係るコンパレータ回路の回路図である。
【０００８】
［詳細な説明］
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
【０００９】
一実施形態に係るコンパレータ回路は、第１入力ノードと、第２入力ノードと、第１基準電流の経路上に設けられた第１トランジスタと、第１トランジスタを入力とするカレントミラー回路を形成するように接続された第２トランジスタと、第２基準電流の経路上に設けられ、ゲートドレイン間が接続された第３トランジスタと、ソースが第１入力ノードと接続され、ゲートが第３トランジスタのゲートと接続された第４トランジスタと、ソースが第２入力ノードと接続され、ゲートが第３トランジスタのゲートと接続された第５トランジスタと、ゲートおよびドレインが第４トランジスタのドレインと接続された第６トランジスタと、ゲートが第６トランジスタのゲートと接続され、ドレインが第２トランジスタのドレインおよび第５トランジスタのドレインと接続された第７トランジスタと、第１トランジスタのゲートソース間に接続されたキャパシタと、を備える。
【００１０】
第１トランジスタと第２トランジスタはカレントミラー回路を形成しており、第２トランジスタから第７トランジスタには、第１基準電流によって決まるバイアス電流が供給される。このバイアス電流は、第６トランジスタと第７トランジスタが形成するカレントミラー回路にアンバランスを生じさせる。その結果、第１入力電圧と第２入力電圧の電位差と、バイアス電流で決まる検出しきい値と、の比較結果が第７トランジスタのドレインに現れる。
（【００１１】以降は省略されています）

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