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公開番号2025177890
公報種別公開特許公報(A)
公開日2025-12-05
出願番号2024085038
出願日2024-05-24
発明の名称D級増幅回路
出願人日清紡マイクロデバイス株式会社
代理人SSIP弁理士法人
主分類H03F 1/32 20060101AFI20251128BHJP(基本電子回路)
要約【課題】外付けされる電流制限抵抗を内蔵することによりアプリケーションコストを低減しつつ、出力信号に含まれる歪みを低減する。
【解決手段】D級増幅回路は、3値PWM信号が入力可能な第1入力端子及び第2入力端子と、容量性負荷が接続される第1出力端子及び第2出力端子とを備える。またD級増幅回路は、第1入力端子の信号レベルに基づいて切り替え可能な第1ドライバ出力端子を有する第1D級ドライバ回路と、第2入力端子の信号レベルに基づいて切り替え可能な第2ドライバ出力端子を有する第2D級ドライバ回路とを備える。第1ドライバ出力端子と第1出力端子との間には第1電流制限抵抗が接続され、第2ドライバ出力端子と第2出力端子との間には第2電流制限抵抗が接続される。第1信号レベル及び第2信号レベルに基づいて、容量性負荷の印加電圧が電源電圧以下になるように、第1電流制限抵抗に対して並列に接続される第1スイッチ、及び、第2電流制限抵抗に対して並列に接続される第2スイッチの切替状態が制御される。
【選択図】図1
特許請求の範囲【請求項１】
３値ＰＷＭ信号が入力可能な第１入力端子及び第２入力端子と、
容量性負荷の両端がそれぞれ接続される第１出力端子及び第２出力端子と、
前記第１入力端子の第１信号レベルに基づいて、電源電圧又は接地電圧に切り替え可能な第１ドライバ出力端子を有する第１Ｄ級ドライバ回路と、
前記第２入力端子の第２信号レベルに基づいて、前記電源電圧又は前記接地電圧に切り替え可能な第２ドライバ出力端子を有する第２Ｄ級ドライバ回路と、
前記第１ドライバ出力端子と前記第１出力端子との間に接続される第１電流制限抵抗と、
前記第２ドライバ出力端子と前記第２出力端子との間に接続される第２電流制限抵抗と、
前記第１電流制限抵抗に対して並列に接続される第１スイッチと、
前記第２電流制限抵抗に対して並列に接続される第２スイッチと、
前記第１信号レベル及び前記第２信号レベルに基づいて、前記容量性負荷の印加電圧が前記電源電圧以下になるように、前記第１スイッチ及び前記第２スイッチの切替状態を制御する制御部と、
を備える、Ｄ級増幅回路。
続きを表示（約 2,200 文字）【請求項２】
前記制御部は、
前記第１信号レベル及び前記第２信号レベルに基づいて、前記容量性負荷に蓄積される電荷の極性を判定するための極性判定部と、
前記極性に基づいて、前記第１スイッチ及び前記第２スイッチを切り替えるための第１制御信号を生成するための第１制御信号生成部と、
を備える、請求項１に記載のＤ級増幅回路。
【請求項３】
前記第１制御信号生成部は、
前記第１信号レベル及び前記第２信号レベルがＨレベルである場合、前記第１スイッチ又は前記第２スイッチのうち前記電荷の極性が正である側をオン状態に切り替えるとともに、前記第１スイッチ又は前記第２スイッチのうち前記電荷の極性が負である側をオフ状態に切り替えるように前記第１制御信号を生成し、
前記第１信号レベル及び前記第２信号レベルがＬレベルである場合、前記第１スイッチ又は前記第２スイッチのうち前記電荷の極性が正である側をオフ状態に切り替えるとともに、前記第１スイッチ又は前記第２スイッチのうち前記電荷の極性が負である側をオン状態に切り替えるように前記第１制御信号を生成する、請求項２に記載のＤ級増幅回路。
【請求項４】
前記制御部は、前記容量性負荷に接続される抵抗値が一定になるように、前記第１スイッチ及び前記第２スイッチの切替状態を制御する、請求項１又は２に記載のＤ級増幅回路。
【請求項５】
前記第１電流制限抵抗及び前記第２電流制限抵抗は同じ抵抗値を有し、
前記制御部は、前記第１スイッチ及び前記第２スイッチが同時にオン状態又はオフ状態にならないように切替状態を制御する、請求項４に記載のＤ級増幅回路。
【請求項６】
前記第１スイッチは、前記制御部からの第２制御信号に基づいて、前記第１電流制限抵抗及び前記第１出力端子の間に設けられた第１ノードに対するインピーダンスが高いハイインピーダンス状態と、前記ハイインピーダンス状態よりインピーダンスが小さいローインピーダンス状態とを切替可能な第３Ｄ級ドライバ回路であり、
前記第２スイッチは、前記制御部からの第２制御信号に基づいて、前記第２電流制限抵抗及び前記第２出力端子の間に設けられた第２ノードに対するインピーダンスが高いハイインピーダンス状態と、前記ハイインピーダンス状態よりインピーダンスが小さいローインピーダンス状態とを切替可能な第４Ｄ級ドライバ回路である、請求項１に記載のＤ級増幅回路。
【請求項７】
前記制御部は、
前記第１信号レベル及び前記第２信号レベルに基づいて、前記容量性負荷に蓄積される電荷の極性を判定するための極性判定部と、
前記極性に基づいて、前記第２制御信号を生成するための第２制御信号生成部と、
を備える、請求項６に記載のＤ級増幅回路。
【請求項８】
前記第２制御信号生成部は、
前記第１信号レベル及び前記第２信号レベルがＨレベルである場合、前記第３Ｄ級ドライバ回路及び前記第４Ｄ級ドライバ回路のうち前記極性が正である側を前記ローインピーダンス状態に切り替えるとともに、前記第３Ｄ級ドライバ回路及び前記第４Ｄ級ドライバ回路のうち前記極性が負である側を前記ハイインピーダンス状態に切り替えるように前記第２制御信号を生成し、
前記第１信号レベル及び前記第２信号レベルがＬレベルである場合、前記第３Ｄ級ドライバ回路及び前記第４Ｄ級ドライバ回路のうち前記極性が正である側を前記ハイインピーダンス状態に切り替えるとともに、前記第３Ｄ級ドライバ回路及び前記第４Ｄ級ドライバ回路のうち前記極性が負である側を前記ローインピーダンス状態に切り替えるように前記第２制御信号を生成する、請求項７に記載のＤ級増幅回路。
【請求項９】
前記第１出力端子と接地電位との間に設けられた第１容量素子と、
前記第２出力端子と前記接地電位との間に設けられた第２容量素子と、
前記第１電流制限抵抗と前記第１ノードとの間に接続される第３電流制限抵抗と、
前記第２電流制限抵抗と前記第２ノードとの間に接続される第４電流制限抵抗と、
前記制御部からの第３制御信号に基づいて、前記第３電流制限抵抗と前記第１出力端子との間に設けられた第３ノードに対するインピーダンスが高いハイインピーダンス状態と、前記ハイインピーダンス状態よりインピーダンスが小さいローインピーダンス状態とを切替可能な第５Ｄ級ドライバ回路と、
前記第３制御信号に基づいて、前記第４電流制限抵抗と前記第２出力端子との間に設けられた第４ノードに対するインピーダンスが高いハイインピーダンス状態と、前記ハイインピーダンス状態よりインピーダンスが小さいローインピーダンス状態とを切替可能な第６Ｄ級ドライバ回路と、
を更に備える、請求項６に記載のＤ級増幅回路。
【請求項１０】
前記制御部は、
前記第１信号レベル及び前記第２信号レベルに基づいて、前記容量性負荷に蓄積される電荷の極性を判定するための極性判定部と、
前記極性に基づいて、前記第３制御信号を生成するための第３制御信号生成部と、
を備える、請求項９に記載のＤ級増幅回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、Ｄ級増幅回路に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
近年、音声アプリケーションにおけるローコスト化と低消費電力化との両立を達成するために、ピエゾブザーのような音声用途の容量性負荷を駆動するＤ級増幅回路を用いた音声アプリケーションの開発が進んでいる（例えば特許文献１及び２を参照）。
【先行技術文献】
【特許文献】
【０００３】
米国特許第６２６２６３２号
米国特許第６０８７８６３号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ここで図１０及び図１１を参照して、容量性負荷を駆動するためのＤ級増幅回路に関する参考技術について説明する。図１０は第１参考技術に係るＤ級増幅回路１´の回路構成図であり、図１１は図１０の第１入力端子ＩＮ１及び第２入力端子ＩＮ２における信号レベルの時間的変化を示す一例である。
【０００５】
Ｄ級増幅回路１´は、第１入力端子ＩＮ１、第２入力端子ＩＮ２、第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、電源端子ＶＤＤを備える。第１入力端子ＩＮ１及び第２入力端子ＩＮ２には、外部の信号源（不図示）から３値ＰＷＭ信号が入力される。第１入力端子ＩＮ１及び第２入力端子ＩＮ２の信号レベルは、例えば、図１１に示すように推移する。第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２は、それぞれ外付け抵抗である第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２を介して、容量性負荷ＣＬＯＡＤの両端に接続される。電源端子ＶＤＤには所定の電源電圧Ｖｓが接続される。
【０００６】
Ｄ級増幅回路１´は、十分小さい出力抵抗を有する第１Ｄ級ドライバ回路ＤＤ１及び第２Ｄ級ドライバ回路ＤＤ２を有する。
第１Ｄ級ドライバ回路ＤＤ１は、第１入力端子ＩＮ１に接続された第１ドライバ入力端子と、第１出力端子ＯＵＴ１に接続された第１ドライバ出力端子と、第１ドライバ入力端子の信号レベルに応じて動作可能な第１プリドライバ回路ＰＤ１と、第１プリドライバ回路ＰＤ１によって接続状態を切替可能な第１ドライバスイッチング回路ＤＳＷ１とを含む。第１プリドライバ回路ＰＤ１は、第１ドライバ入力端子に入力される信号レベルがＨレベルの場合、第１出力端子ＯＵＴ１を電源端子ＶＤＤに接続し、第１ドライバ入力端子に入力される信号レベルがＬレベルの場合、第１出力端子ＯＵＴ１を接地電位Ｖｇに接続するように、第１ドライバスイッチング回路ＤＳＷ１の切替操作を行う。
第２Ｄ級ドライバ回路ＤＤ２は、第２入力端子ＩＮ２に接続された第２ドライバ入力端子と、第２出力端子ＯＵＴ２に接続された第２ドライバ出力端子と、第２ドライバ入力端子の信号レベルに応じて動作可能な第２プリドライバ回路ＰＤ２と、第２プリドライバ回路ＰＤ２によって接続状態を切替可能な第２ドライバスイッチング回路ＤＳＷ２とを含む。第２プリドライバ回路ＰＤ２は、第２ドライバ入力端子に入力される信号レベルがＨレベルの場合、第２出力端子ＯＵＴ２を電源端子ＶＤＤに接続し、第２ドライバ入力端子に入力される信号レベルがＬレベルの場合、第２出力端子ＯＵＴ２を接地電位Ｖｇに接続するように、第２ドライバスイッチング回路ＤＳＷ２の切替操作を行う。
【０００７】
第１ドライバ出力端子と第１出力端子ＯＵＴ１との間に設けられた第１ノードＮ１には、電源端子ＶＤＤと接地電位Ｖｇとの間にわたってダイオードからなるＥＳＤ保護素子ＥＳＤ１が設けられる。また第２ドライバ出力端子と第２出力端子ＯＵＴ２との間に設けられた第２ノードＮ２には、電源端子ＶＤＤと接地電位Ｖｇとの間にわたってダイオードからなるＥＳＤ保護素子ＥＳＤ２が設けられる。
【０００８】
ここで仮に、容量性負荷ＣＬＯＡＤを、搬送波周波数ｆ
ＰＷＭ
を有するＰＷＭ信号で直接駆動した場合、容量Ｃ
ＬＯＡＤ
を有する容量性負荷ＣＬＯＡＤには、次式で表される大きな消費電流Ｉ
ＳＵＰ
が流れる。
Ｉ
ＳＵＰ
＝２Ｃ
ＬＯＡＤ
×Ｖ
Ｓ
×ｆ
ＰＷＭ
（１）
そのため図１０に示す回路構成例では、第１出力端子ＯＵＴ１及び第２出力端子ＯＵＴ２と、容量性負荷ＣＬＯＡＤの両端との間には、それぞれ第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２が設けられる。第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２は、それぞれ容量性負荷ＣＬＯＡＤとともにローパスフィルタを構成するが、このローパスフィルタのカットオフ周波数は、次式のように、搬送波周波数ｆ
ＰＷＭ
より十分小さい値になるように設計される。
ｆ
ＰＷＭ
≫１／（２πＣ
ＬＯＡＤ
（Ｒ１＋Ｒ２））（２）
【０００９】
このようにＤ級増幅回路１´では、容量性負荷ＣＬＯＡＤに過大な消費電流Ｉ
ＳＵＰ
が流れることを防止するために、第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２が設けられる。しかしながら、これらの第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２は、Ｄ級増幅回路１´の端子外に配置される外付け抵抗であり、周辺部品の増加、すなわちアプリケーションコストの増加をもたらす。そのため、これらの外付け抵抗である第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２を内蔵するＤ級増幅回路が望まれている。
【００１０】
このような要望に応じて、図１０において外付け素子として構成された第１電流制限抵抗Ｒ１及び第２電流制限抵抗Ｒ２を内蔵するように改良した第２参考技術に係るＤ級増幅回路１´´が考えられる。図１２は第２参考技術に係るＤ級増幅回路１´´の回路構成図であり、図１３は図１２の回路構成例における第１出力端子ＯＵＴ１、第２出力端子ＯＵＴ２、及び、これらの端子間の電位差の時間的変化の一例である。
（【００１１】以降は省略されています）

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