特許ウォッチ

公開番号2025098835
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2023215226
出願日2023-12-20
発明の名称半導体装置及びその製造方法
出願人ローム株式会社
代理人個人,個人,個人,個人
主分類B81B 3/00 20060101AFI20250625BHJP(マイクロ構造技術)
要約【課題】貼り合わせ構造を有するMEMSデバイスの製造工程においてレーザ集光改質ダイシングによる個片化不良の発生を低減する。
【解決手段】圧電素子40は、第1底面及び第1頂面を有する第1半導体基板11と、第2底面31a及び第2頂面31bを有し、第2底面31aが第1頂面に面するように積層され、第2底面31aから第2頂面へ向かう高さ方向に所定の高さを超えて第2頂面31bに達するまでの範囲にレーザ光102の照射により形成された第1改質領域31dを劈開してなる第1劈開側面40aを有する第2半導体基板31と、第1頂面及び第2底面31aの間に介在して第1半導体基板11及び第2半導体基板31を貼り合わせる接着層45とを有し、第1底面から高さ方向に第1劈開側面40aに達するまでの範囲に、第1劈開側面40aよりも幅方向に後退するように形成された第1後退側面40bを有する。
【選択図】図1B
特許請求の範囲【請求項１】
第１底面及び第１頂面を有する第１基板と、
第２底面及び第２頂面を有し、前記第２底面が前記第１頂面に面するように積層され、前記第１頂面に面する前記第２底面から前記第２頂面へ向かう高さ方向に所定の高さを超えて前記第２頂面に達するまでの範囲にレーザ光の照射により形成された第１改質領域を劈開してなる第１劈開側面を含む第２基板と、
前記第１頂面及び前記第２底面の間に介在して前記第１基板及び前記第２基板を貼り合わせる接着層と
を含み、
前記第１底面から前記高さ方向に前記第１劈開側面に達するまでの範囲に、前記第１劈開側面よりも幅方向に後退するように形成された第１後退側面を含む半導体装置。
続きを表示（約 1,200 文字）【請求項２】
前記第１基板は、前記第１頂面から所定の深さまで形成された埋込層を含む請求項１に記載の半導体装置。
【請求項３】
高さ方向に前記埋込層の範囲に、幅方向に前記第１劈開側面よりも後退するが前記第１後退側面には達しない第２後退側面と、
高さ方向に前記第１底面から前記埋込層に達するまでの範囲に、幅方向に前記第１劈開側面より後退するが前記第２後退側面には達しないか又は前記第２後退側面と揃う第３後退側面と
をさらに含む請求項２に記載の半導体装置。
【請求項４】
前記第１劈開側面を基準として、前記第１後退側面、前記第２後退側面及び前記第３後退側面がそれぞれ幅方向に後退する第１変位Ｄ１、第２変位Ｄ２及び第３変位Ｄ３は、Ｄ１＞Ｄ２≧Ｄ３を満たす請求項３に記載の半導体装置。
【請求項５】
前記第１基板において前記第１底面から所定の高さまでの範囲に、レーザ光の照射により形成された第２改質領域を劈開してなり、幅方向に前記第１劈開側面と揃う第２劈開側面をさらに含む請求項１に記載の半導体装置。
【請求項６】
微小電気機械システムにより構成され、前記第１基板は振動膜を駆動するトランスデューサを構成し、前記第２基板は前記振動膜を取り囲むサブフレームを構成する請求項１から５のいずれか一項に記載の半導体装置。
【請求項７】
第１底面及び第１頂面を有する第１基板の前記第１頂面に第１溝を形成する工程と、
第２底面及び第２頂面を有する第２基板の前記第２底面に第２溝を形成する工程と、
前記第１頂面及び前記第２底面が互いに面し、前記第１溝及び前記第２溝が連結して連結溝を形成するように、前記第１基板及び前記第２基板を貼り合わせて積層体を構成する工程と、
前記積層体において前記連結溝が前記第１底面に連通するようにする工程と、
前記第２頂面に向けて前記連結溝が延びる方向に沿ってレーザ光を照射して前記積層体に改質領域を形成する工程と、
前記積層体を前記改質領域で分割して個片化する工程と
を含む半導体装置の製造方法。
【請求項８】
前記第１基板は、前記第１頂面から所定深さまで埋込層が形成された請求項７に記載の半導体装置の製造方法。
【請求項９】
前記連結溝は、第１幅を有する請求項７又は８に記載の半導体装置の製造方法。
【請求項１０】
前記連結溝は、高さ方向に前記第２基板の範囲に第１幅を有し、高さ方向に前記埋込層の範囲に前記第１幅よりも幅が狭い第２幅を含み、高さ方向に前記第１底面から前記埋込層に達するまでの範囲に前記第２幅よりも幅が狭いか又は前記第２幅と幅が等しい第３幅を含む請求項８に記載の半導体装置の製造方法。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置及びその製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
従来、半導体製造技術を利用してシリコンなどの半導体基板に機械構造を作製する微小電気機械システム（micro electro mechanical system; MEMS）の技術が提供されている。ＭＥＭＳ技術を適用したＭＥＭＳデバイスには、例えば、振動膜を圧電体で駆動するトランスデューサと、振動膜を取り囲む枠を形成するサブフレームとをそれぞれシリコン基板で形成し、これらが積層するように貼り合わせてなる圧電素子がある（特許文献１を参照）。ＭＥＭＳデバイスの圧電素子は、シリコン基板の表面に埋込酸化（buried oxide：ＢＯＸ）層及び活性層からなる埋込層が形成されたシリコンオンインシュレータ（silicon on insulator：ＳＯＩ）ウェハを用いて作製されることがあった（特許文献２を参照）。
【０００３】
ＭＥＭＳデバイスを製造する工程において、ウェハをダイシングして個片化するときに半導体製造に一般的に用いられるブレードダイシングを使用すると、冷却水及び洗浄水によってＭＥＭＳデバイスの可動部又は機能部などが汚染又は破損することがあった。このため、ＭＥＭＳデバイスの製造工程のダイシングには、ウェハにレーザ光を集光して改質領域を形成した後でテープエキスパンドなどの外力を加えて切断するステルスダイシングとも称されるレーザ集光改質によるダイシングが使用されることがあった（特許文献３を参照）。
【先行技術文献】
【特許文献】
【０００４】
特開２０２３－０５５３２６号公報
特開２０１７－０２２５７６号公報
特許第６５６３０９３号公報
【０００５】
［概要］
前述の圧電素子のように貼り合わせ構造を有するＭＥＭＳデバイスの製造工程でウェハをダイシングにより個片化するときにレーザ集光改質によるダイシングを適用すると、貼り合わせに用いた接着剤又はＢＯＸ層によりレーザ光が減衰して個片化不良が生じることがあった。
【０００６】
本開示は、上述の実情に鑑みて提案されるもので、貼り合わせ構造を有してＭＥＭＳ技術を利用する半導体装置及びその製造方法であって、レーザ集光改質によるダイシングにおいて接着剤又はＢＯＸ層による個片化不良を低減するような半導体装置及びその製造方法を提供することを目的とする。
【０００７】
上述の課題を解決するために、本開示に係る半導体装置は、第１底面及び第１頂面を有する第１基板と、第２底面及び第２頂面を有し、第２底面が第１頂面に面するように積層され、第２底面から第２頂面へ向かう高さ方向に所定の高さを超えて第２頂面に達するまでの範囲にレーザ光の照射により形成された改質領域を劈開してなる第１劈開側面を含む第２基板とを含み、第１底面から高さ方向に第２基板の第１劈開側面に達するまでの範囲に、第１劈開側面よりも幅方向に後退するように形成された第１後退側面を含む。
【０００８】
本開示に係る半導体装置の製造方法は、第１底面及び第１頂面を有する第１基板の第１頂面に第１溝を形成する工程と、第２底面及び第２頂面を有する第２基板の第２底面に第２溝を形成する工程と、第１頂面及び第２底面が互いに面し、第１溝及び第２溝が連結して連結溝を形成するように、第１基板及び第２基板を貼り合わせて積層体を構成する工程と、積層体において連結溝が第１底面に連通するようにする工程と、第２頂面に向けて連結溝が延びる方向に沿ってレーザ光を照射して積層体に改質領域を形成する工程と、積層体を改質領域で分割して個片化する工程とを含む。
【０００９】
また、本開示に係る半導体装置の製造方法は、第１底面及び第１頂面を有する第１基板の第１頂面に第１溝を形成する工程と、第２底面及び第２頂面を有する第２基板の第２底面に第２溝を形成する工程と、第１頂面及び第２底面が互いに面し、第１溝及び第２溝が連結して連結溝を形成するように、第１基板及び第２基板を貼り合わせて積層体を構成する工程と、第２頂面に向けて連結溝が延びる方向に沿ってレーザ光を照射して積層体に第１改質領域を形成する工程と、第１底面に向けて連結溝が延びる方向に沿ってレーザ光を照射して積層体に第２改質領域を形成する工程と、積層体を第１改質領域及び第２改質領域で分割して個片化する工程とを含む。
【図面の簡単な説明】
【００１０】
図１Ａは、本実施の形態の圧電素子の平面図である。
図１Ｂは、本実施の形態の圧電素子の断面図である。
図２は、変形例１の圧電素子の断面図である。
図３は、変形例２の圧電素子の断面図である。
図４Ａは、第１積層体のプロセス図である。
図４Ｂは、第１積層体のプロセス図である。
図４Ｃは、第１積層体のプロセス図である。
図４Ｄは、第１積層体のプロセス図である。
図４Ｅは、第１積層体のプロセス図である。
図４Ｆは、第１積層体のプロセス図である。
図４Ｇは、第１積層体のプロセス図である。
図５は、第２積層体の平面図である。
図６Ａは、第２半導体基板のプロセス図である。
図６Ｂは、第２半導体基板のプロセス図である。
図６Ｃは、第２半導体基板のプロセス図である。
図６Ｄは、第２半導体基板のプロセス図である。
図６Ｅは、第２半導体基板のプロセス図である。
図６Ｆは、第２半導体基板のプロセス図である。
図７は、第２半導体基板の平面図である。
図８Ａは、第２積層体のプロセス図である。
図８Ｂは、第２積層体のプロセス図である。
図８Ｃは、第２積層体のプロセス図である。
図９は、変形例１の圧電素子のプロセス図である。
図１０は、図９のプロセス図の一部拡大図である。
図１１は、変形例２の圧電素子のプロセス図である。
（【００１１】以降は省略されています）

関連特許