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公開番号2025098432
公報種別公開特許公報(A)
公開日2025-07-02
出願番号2023214551
出願日2023-12-20
発明の名称半導体装置および半導体装置の製造方法
出願人ローム株式会社
代理人個人,個人
主分類H10D 30/66 20250101AFI20250625BHJP()
要約【課題】半導体装置における短絡の発生やリーク電流の増加を抑制する。
【解決手段】半導体装置10は、第1面12A、第1面12Aと反対側の第2面12B、および第1面12Aと第2面12Bとを接続する外周面12Cを有する半導体層12と、半導体層12によりその一部が構成された素子構造20とを備える。半導体層12は、第1面12Aの少なくとも一部を含む第1導電型の第1半導体層14と、第1半導体層14上に位置する第2導電型の第2半導体層16とを含む。外周面12Cは、第2面12Bに接続された上部側面94と、第1面12Aに接続された下部側面96であって、外周領域24からアクティブ領域22へと向かう方向に、上部側面94から凹んでいる、下部側面96と、上部側面94と下部側面96とを接続する接続面98とを含む。接続面98は、第1半導体層14と第2半導体層16との界面100から、第1面12Aの方に離れて位置している。
【選択図】図4
特許請求の範囲【請求項１】
第１面、前記第１面と反対側の第２面、および前記第１面と前記第２面とを接続する外周面を有する半導体層であって、前記第１面の少なくとも一部を含む第１導電型の第１半導体層と、前記第１半導体層上に位置する第２導電型の第２半導体層とを含む、半導体層と、
前記半導体層によりその一部が構成された素子構造と
を備え、
前記半導体層は、前記素子構造が位置するアクティブ領域と、平面視で前記アクティブ領域を取り囲むとともに前記半導体層の前記外周面を含む外周領域とを含み、
前記外周面は、
前記第２面に接続された上部側面と、
前記第１面に接続された下部側面であって、前記外周領域から前記アクティブ領域へと向かう方向に、前記上部側面から凹んでいる、下部側面と、
前記上部側面と前記下部側面とを接続する接続面と
を含み、
前記接続面は、前記第１半導体層と前記第２半導体層との界面から、前記第１面の方に離れて位置している、半導体装置。
続きを表示（約 690 文字）【請求項２】
前記第１半導体層は、ｐ型半導体基板で構成され、前記第２半導体層は、ｎ型エピタキシャル層で構成されている、請求項１に記載の半導体装置。
【請求項３】
前記外周領域から前記アクティブ領域へと向かう方向は、前記上部側面と直交する軸に沿っている、請求項１に記載の半導体装置。
【請求項４】
前記接続面は、前記上部側面および前記下部側面に対して傾斜している、請求項１に記載の半導体装置。
【請求項５】
前記半導体層は、前記外周領域に延在する第２導電型のダイシング領域を含む、請求項１に記載の半導体装置。
【請求項６】
前記半導体層の前記第１面上に形成されたコレクタ電極をさらに備え、前記コレクタ電極は、前記ダイシング領域に隣接している、請求項５に記載の半導体装置。
【請求項７】
前記外周面の全体に対する前記下部側面の割合は、前記上部側面の割合よりも大きい、請求項１～６のいずれか一項に記載の半導体装置。
【請求項８】
前記接続面は、少なくとも部分的に湾曲している、請求項１～６のいずれか一項に記載の半導体装置。
【請求項９】
前記接続面は、少なくとも部分的に平坦である、請求項１～６のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１半導体層は、１６０μｍ～１８５μｍの厚さを有し、前記第２半導体層は、６０μｍ～８５μｍの厚さを有している、請求項１～６のいずれか一項に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置および半導体装置の製造方法に関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
特許文献１は、トレンチゲート構造を有する絶縁ゲート型バイポーラトランジスタを備えた半導体装置を開示している。半導体チップとして構成されたそのような半導体装置は、一般に、導電性接合材を介して支持基板に実装される。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２０／０８０４７６号
【０００４】
［概要］
半導体装置を支持基板に実装する際に用いられる導電性接合材を介して半導体装置の短絡やリーク電流の増加が発生することがある。
【０００５】
本開示の一態様による半導体装置は、第１面、前記第１面と反対側の第２面、および前記第１面と前記第２面とを接続する外周面を有する半導体層であって、前記第１面の少なくとも一部を含む第１導電型の第１半導体層と、前記第１半導体層上に位置する第２導電型の第２半導体層とを含む、半導体層と、前記半導体層によりその一部が構成された素子構造とを備えている。前記半導体層は、前記素子構造が位置するアクティブ領域と、平面視で前記アクティブ領域を取り囲むとともに前記半導体層の前記外周面を含む外周領域とを含んでいる。前記外周面は、前記第２面に接続された上部側面と、前記第１面に接続された下部側面であって、前記外周領域から前記アクティブ領域へと向かう方向に、前記上部側面から凹んでいる、下部側面と、前記上部側面と前記下部側面とを接続する接続面とを含んでいる。前記接続面は、前記第１半導体層と前記第２半導体層との界面から、前記第１面の方に離れて位置している。
【０００６】
他の特徴および態様は、以下の詳細な説明、図面、および特許請求の範囲から明らかとなるであろう。
【図面の簡単な説明】
【０００７】
図１は、本開示の一実施形態による例示的な半導体装置の概略平面図である。
図２は、図１の半導体装置の一点鎖線Ｆ２で囲まれた部分の概略平面図である。
図３は、図２のＦ３－Ｆ３線に沿った半導体装置の概略断面図である。
図４は、図１のＦ４－Ｆ４線に沿った半導体装置の概略断面図である。
図５は、半導体装置の製造に用いられる例示的な半導体ウェハの概略図である。
図６は、半導体装置の例示的な製造工程を示す概略断面図である。
図７は、図６に示す工程に続く製造工程を示す概略断面図である。
図８は、図７に示す工程に続く製造工程を示す概略断面図である。
図９は、図８に示す工程に続く製造工程を示す概略断面図である。
図１０は、図９に示す工程に続く製造工程を示す概略断面図である。
図１１は、変更例による半導体装置の概略断面図である。
【０００８】
［詳細な説明］
以下、添付図面を参照して本開示の半導体装置のいくつかの実施形態を説明する。図面および詳細な説明を通して、同じ参照数字は同じ要素を指す。図面は縮尺通りでない場合があり、図面における要素の相対的な大きさ、比率、および描写は、明瞭さ、説明、および便宜のために誇張されている場合がある。
【０００９】
以下の詳細な説明は、記載された方法、装置、および／またはシステムの包括的な理解を提供する。記載された方法、装置、および／またはシステムの変更および均等物は、当業者には明らかである。必然的に特定の順序で生じる動作を除き、動作の順序は例示的なものであり、かつ当業者にとって明らかなように変更することができる。当業者に周知の機能および構造についての説明は省略され得る。
【００１０】
例示的な実施形態は、異なる形態を有していてもよく、記載された例に限定されない。しかしながら、記載された例は、詳細かつ完全であり、当業者に本開示の全範囲を伝えるものである。
（【００１１】以降は省略されています）

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