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公開番号2025113456
公報種別公開特許公報(A)
公開日2025-08-01
出願番号2025089286,2025003111
出願日2025-05-28,2014-11-26
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 84/80 20250101AFI20250725BHJP()
要約【課題】簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置を提供する。
【解決手段】半導体装置は、SiCエピタキシャル層28に形成された複数のトランジスタセル18と、複数のトランジスタセルを制御するための電気接続用のゲートパッド4と、ゲートパッドを連続して囲むように、その周囲に形成されたパッド周辺部12と、ゲートパッドの下方に部分的に配置され、ポリシリコンからなり、ゲートパッドとパッド周辺部とを電気的に接続する内蔵抵抗21と、電気接続用の複数のソースパッド6と、を備え、ゲートパッドは、パッド周辺部との間に空間が形成されるように、同じ層においてパッド周辺部から物理的に分離され、前記エピタキシャル層の縁部周辺に形成されており、接続部材が接続される接続部分は、ゲートパッドの表面上に選択的に形成されている。
【選択図】図3
特許請求の範囲【請求項１】
ゲートメタルと、
前記ゲートメタルと間隔を空けて位置するパッド周辺部とを含み、互いに異なる方向に延びる複数のゲートフィンガーと、
平面視において前記ゲートメタルの下方に位置し、各々が前記ゲートメタルおよび前記パッド周辺部に跨る複数の内蔵抵抗と、を含み、
前記複数の内蔵抵抗は、平面視において、前記ゲートメタルの平面形状に対して対称に位置するとともに、前記ゲートメタルの平面形状の重心位置から互いにほぼ等距離に位置する、半導体装置。
続きを表示（約 840 文字）【請求項２】
前記複数の内蔵抵抗として２つの内蔵抵抗を含み、
平面視において、当該２つの内蔵抵抗は、前記ゲートメタルの対辺関係にある２つの辺部に１つずつ位置する、請求項１に記載の半導体装置。
【請求項３】
前記複数の内蔵抵抗として２つの内蔵抵抗を含み、
平面視において、当該２つの内蔵抵抗は、前記ゲートメタルの対角関係にある２つの角部に１つずつ位置する、請求項１に記載の半導体装置。
【請求項４】
前記複数の内蔵抵抗の各々は、平面視において四角形状をしている、請求項１～３のいずれか一項に記載の半導体装置。
【請求項５】
前記複数の内蔵抵抗の各々は、２００μｍ□以下の大きさである、請求項４に記載の半導体装置。
【請求項６】
前記ゲートメタルおよび前記ゲートフィンガーを覆い、前記ゲートメタルの一部をゲートパッドとして露出させる開口を有するパッシベーション膜、を含み、
前記パッシベーション膜は、前記複数の内蔵抵抗が位置する領域の上方を覆っている、請求項１～５のいずれか一項に記載半導体装置。
【請求項７】
前記パッシベーション膜は、平面視において、前記ゲートメタルにおける前記複数の内蔵抵抗に重なる領域の間に前記開口を有する、請求項６に記載の半導体装置。
【請求項８】
前記複数の内蔵抵抗の厚さは、２μｍ以下である、請求項１～７のいずれか一項に記載の半導体装置。
【請求項９】
前記ゲートメタルおよび前記ゲートフィンガーは半導体層上に配置されており、前記ゲートメタルおよび前記ゲートフィンガーは、前記半導体層に形成されたｐ型領域に対向している、請求項１～８のいずれか一項に記載の半導体装置。
【請求項１０】
前記ｐ型領域は、ソースメタルと同電位である、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置それを複数備えたモジュールに関する。
続きを表示（約 1,400 文字）【背景技術】
【０００２】
特許文献１は、ゲートパッドと、ポリシリコンからなるゲート連結配線と、ゲート連結配線上に形成され、ゲートパッドと一体的に連なるゲート金属配線とを含む半導体装置を開示している。ゲートパッドに電圧が印加されると、ゲート金属配線およびゲート連結配線を介して、能動領域に形成されたＭＯＳＦＥＴに電力が供給される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１０－２３８８８５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
実用上、互いに並列に接続された複数の半導体装置（チップ）を有するモジュールが使用される場合がある。モジュールには、各チップのゲートに一括して電気的に接続されたゲート端子が設けられる。当該ゲート端子に制御電圧を与えることによって、各内蔵チップのゲートに同時に電圧が印加されてスイッチング動作が行われる。
【０００５】
しかしながら、このようなモジュールでは、オン時にノイズが発生し易いという課題がある。これは、ゲート抵抗に関して複数のチップ間でばらつきがあり、オン制御の初期において、相対的にゲート抵抗が低いチップに電流が集中するためである。また、ゲート抵抗のばらつきは、チップを製造する際の加工精度（エッチング寸法等）のばらつきによって生じるものであるから、これを排除することは難しい。
【０００６】
一方、各チップ内のゲート抵抗よりも大きな抵抗値を有する外付けのゲート抵抗を、チップ一つ一つに対して設けてもよいが、モジュールの構造が複雑になり、組み立てが難しいという別の課題が発生する。
【０００７】
そこで、本発明の目的は、簡単な構造で、複数の半導体装置を並列に接続して同時に使用してもノイズの発生を低減できる半導体装置およびそれを複数備えたモジュールを提供することである。
【課題を解決するための手段】
【０００８】
この発明の一実施形態は、半導体層と、前記半導体層に形成された複数のセルと、前記複数のセルを制御するための電気接続用の制御パッドと、前記制御パッドを連続して囲むように、前記制御パッドの周囲に形成されたパッド周辺部と、前記制御パッドの下方に部分的に配置されたポリシリコンからなる内蔵抵抗であって、前記制御パッドと前記パッド周辺部とを電気的に接続する内蔵抵抗と、電気接続用の複数のソースパッドとを備え、前記制御パッドと前記パッド周辺部との間に空間が形成されるように、前記制御パッドは同じ層において前記パッド周辺部から物理的に分離されており、前記制御パッドは、前記半導体層の縁部周辺に形成されており、接続部材が接続される接続部分は、前記制御パッドの表面上に選択的に形成されており、前記内蔵抵抗は、平面図において前記接続部分を避けた領域に選択的に配置されている、半導体装置を提供する。
【０００９】
この発明の一実施形態では、前記接続部分が、平面図で前記制御パッドの表面領域の半分以上を占める。
【００１０】
この発明の一実施形態では、前記パッド周辺部から延びるゲートフィンガーをさらに備える。
（【００１１】以降は省略されています）

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