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公開番号2025114376
公報種別公開特許公報(A)
公開日2025-08-05
出願番号2024009036
出願日2024-01-24
発明の名称半導体装置
出願人国立大学法人東京科学大学
代理人個人,個人
主分類H10B 12/00 20230101AFI20250729BHJP()
要約【課題】積層構造のメモリと周辺回路とを積層させる場合に、ビット線容量の増大を抑制することで読み出しマージンを向上する。
【解決手段】半導体装置は、複数のメモリセルをそれぞれ含む積層された複数のメモリ回路と、前記複数のメモリ回路を貫いて形成される複数の第1データ線とを含む積層メモリと、前記積層メモリ上に形成され、前記複数の第1データ線に共通に設けられる第2データ線と、前記複数の第1データ線を前記第2データ線にそれぞれ接続する複数のスイッチ回路と、前記第2データ線に接続されるデータ端子とを含むインタフェース回路と、前記インタフェース回路上に配置され、前記データ端子に接続されるビアと、前記ビアに接続され、前記複数のメモリ回路の動作を制御する制御回路とを含むロジック回路と、を有することを特徴とする。
【選択図】図2

特許請求の範囲【請求項１】
複数のメモリセルをそれぞれ含む積層された複数のメモリ回路と、前記複数のメモリ回路を貫いて形成される複数の第１データ線とを含む積層メモリと、
前記積層メモリ上に形成され、前記複数の第１データ線に共通に設けられる第２データ線と、前記複数の第１データ線を前記第２データ線にそれぞれ接続する複数のスイッチ回路と、前記第２データ線に接続されるデータ端子とを含むインタフェース回路と、
前記インタフェース回路上に配置され、前記データ端子に接続されるビアと、前記ビアに接続され、前記複数のメモリ回路の動作を制御する制御回路とを含むロジック回路と、を有すること
を特徴とする半導体装置。
続きを表示（約 1,500 文字）【請求項２】
前記制御回路は、センスアンプを有し、前記メモリ回路のアクセス時に前記複数のスイッチ回路のいずれか１つをオンし、オンした前記スイッチ回路に接続される前記第１データ線を介して前記メモリセルから前記第２データ線に読み出されるデータを前記センスアンプで増幅すること
を特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のメモリセルは、周期的にリフレッシュが必要なダイナミックメモリセルであること
を特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のメモリセルは、周期的にリフレッシュが必要なダイナミックメモリセルであり、
前記制御回路は、前記第２データ線に接続される複数のセンスアンプを有し、リフレッシュサイクル毎に、複数の前記メモリセルからデータを順次読み出して複数の前記センスアンプでそれぞれ増幅し、増幅したデータを読み出し元の前記メモリセルに書き戻すこと
を特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第１データ線は、前記複数のメモリ回路の各々において平面視で前記第１データ線の両側に位置する一対の前記メモリセルに接続され、
前記複数のメモリセルの各々は、データの記憶ノードと、前記記憶ノードを前記第１データ線に選択的に接続する第１トランジスタとを有すること
を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記複数のスイッチ回路の各々は、平面視で前記第１データ線の両側に配置された一対の第２トランジスタを有すること
を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項７】
前記一対の第２トランジスタは、薄膜トランジスタであること
を特徴とする請求項６に記載の半導体装置。
【請求項８】
前記データ端子および前記ビアの各々のレイアウトピッチは、前記第１データ線のレイアウトピッチより大きいこと
を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項９】
前記インタフェース回路は、前記積層メモリ上にモノリシック集積回路として形成され、
前記ロジック回路は、前記インタフェース回路上に配置されること
を特徴とする請求項１ないし請求項４のいずれか１項に記載の半導体装置。
【請求項１０】
平面視で並べて配置された複数の積層メモリと、前記複数の積層メモリ上にモノリシック集積回路としてそれぞれ形成された複数のインタフェース回路とを有する第１ウェハーと、
前記複数のインタフェース回路上に配置された第２ウェハーと、を有し、
前記複数の積層メモリの各々は、複数のメモリセルをそれぞれ含む積層された複数のメモリ回路と、前記複数のメモリ回路を貫いて形成される複数の第１データ線とを含み、
前記複数のインタフェース回路の各々は、対向する前記積層メモリの前記複数の第１データ線に共通に設けられる第２データ線と、前記複数の第１データ線と前記第２データ線とをそれぞれ接続する複数のスイッチ回路と、前記第２データ線に接続されるデータ端子とを含み、
前記第２ウェハーは、前記データ端子に接続されるビアと、前記ビアに接続され、前記複数のメモリ回路の動作を制御する制御回路とを含む複数のロジック回路と、を含むこと
を特徴とする半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
基板上に複数のＤＲＡＭ（Dynamic Random Access Memory）を積層することで３次元メモリを含むウェハーを形成し、周辺回路が形成されたウェハーと接合することで複数の半導体装置を含む半導体ウェハーを製造する手法が知られている。そして、半導体ウェハーに含まれる複数の半導体装置が個片化されることで、例えば、ＨＢＭ（High Bandwidth Memory）等が形成される。
【０００３】
従来のＤＲＡＭにおいては、キャパシタはウェハーの面方向に対して垂直方向に延在して形成されていた。以下では、ウェハーの面方向に対して垂直方向に延在するＤＲＡＭを２Ｄ－ＤＲＡＭと称する。一方、例えば、ＤＲＡＭが積層された３Ｄ－ＤＲＡＭにおいて、データを保持するメモリセルでは、キャパシタは、ウェハーの面方向に沿って水平方向に延在して形成され、トランスファトランジスタを介して、水平方向に延在するビット線に接続される。トランスファトランジスタのゲートに接続されるワード線は、ワード線信号のＲＣ遅延を小さくするためにＤＲＡＭの積層方向である垂直方向に延在して形成される。
【先行技術文献】
【特許文献】
【０００４】
米国特許第９２３０６０９号明細書
米国特許第１０５８６５８４号明細書
【非特許文献】
【０００５】
J.W. Han et al., "Ongoing Evolution of DRAM Scaling via Third Dimension - Vertically Stacked DRAM -", 2023 Symposium on VLSI Technology and Circuits Digest of Technical Papers, TFS1-1
2018 IEDM Short Course
Meng Huang, et al., "A 3D Stackable 1T1C DRAM: Architecture, Process Integration and Circuit Simulation", 15th International Memory Workshop, pp. 29-32, (2023).
Applied Materials Memory Master Class, May 5, 2021.
Qijun Li, et al., "BEOL-Compatible High-Performance a-IGZO Transistors with Record high Ids,max = 1207 μA/μm and on-off ratio exceeding 1011 at Vds = 1V", IEDM digest of technical papers, pp. 43-45, (2022).
EV Group, NanoCleaveTM - IR Laser Cleave Technology［online］, [検索日2023.12.28], インターネット＜ＵＲＬ：https://www.evgroup.com/ja/technologies/nanocleavetm-ir-laser-cleave-technology＞
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、３Ｄ－ＤＲＡＭにおいて、ビット線を水平方向に延在させる場合、メモリアレイが大きくなるほどビット線の配線長が長くなり、ビット線容量が大きくなる。ビット線容量が大きくなるとメモリセルからのデータの読み出し時にビット線に現れる信号量が小さくなるため、読み出しマージンが低下するおそれがある。
【０００７】
また、３Ｄ－ＤＲＡＭ上に別レイヤとして周辺回路が形成される場合、周辺回路に形成されるセンスアンプは、積層された複数のＤＲＡＭのビット線に接続される。このため、センスアンプに接続されるビット線の総容量は、従来の２Ｄ－ＤＲＡＭのセンスアンプに接続されるビット線の総容量に比べて大きくなり、読み出しマージンが低下するおそれがある。
【０００８】
ビット線を垂直方向に延在させることで、ビット線を水平方向に延在させる場合に比べてビット線容量は小さくなるが、３Ｄ－ＤＲＡＭの積層数が増えるほど、ビット線容量が大きくなる。しかしながら、３Ｄ－ＤＲＡＭにおいてビット線を垂直方向に延在させる場合に、ビット線容量の増大を抑制する手法は提案されていない。
【０００９】
そこで、本発明は、積層構造のメモリと周辺回路とを積層させる場合に、ビット線容量の増大を抑制することで読み出しマージンを向上することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一形態の半導体装置は、複数のメモリセルをそれぞれ含む積層された複数のメモリ回路と、前記複数のメモリ回路を貫いて形成される複数の第１データ線とを含む積層メモリと、前記積層メモリ上に形成され、前記複数の第１データ線に共通に設けられる第２データ線と、前記複数の第１データ線を前記第２データ線にそれぞれ接続する複数のスイッチ回路と、前記第２データ線に接続されるデータ端子とを含むインタフェース回路と、前記インタフェース回路上に配置され、前記データ端子に接続されるビアと、前記ビアに接続され、前記複数のメモリ回路の動作を制御する制御回路とを含むロジック回路と、を有することを特徴とする。
【発明の効果】
（【００１１】以降は省略されています）

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