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公開番号2025095441
公報種別公開特許公報(A)
公開日2025-06-26
出願番号2023211440
出願日2023-12-14
発明の名称遅延回路、制御装置及び駆動システム
出願人ローム株式会社
代理人弁理士法人太陽国際特許事務所
主分類H03K 5/134 20140101AFI20250619BHJP(基本電子回路)
要約【課題】電源電圧が変動した場合でも、駆動対象の駆動時間の変化を抑制する。
【解決手段】遅延回路10は、インバータ11と、インバータ11の出力端に一端が接続されている抵抗素子R1と、NMOSトランジスタ12、13と、一端が電源電圧に接続された抵抗素子R2とから構成される。インバータ11は、制御信号を生成するためのパルス信号Vinがロジック回路20から入力される。NMOSトランジスタ12は、抵抗素子R1の他端にゲート端子が接続され、ドレイン端子及びソース端子がグランド電位に接続され、MOSキャパシタを構成している。NMOSトランジスタ13は、抵抗素子R1の他端にゲート端子が接続され、ソース端子がグランド電位に接続され、ドレイン端子が抵抗素子R2の他端に接続されている。
【選択図】図1
特許請求の範囲【請求項１】
駆動対象を駆動するための駆動回路を制御する制御信号を生成するためのパルス信号が入力される第１のインバータと、
前記第１のインバータの出力端に一端が接続されている抵抗素子と、
前記抵抗素子の他端に接続されたＭＯＳキャパシタと、
前記ＭＯＳキャパシタに接続された第２のインバータと、
を備えた遅延回路。
続きを表示（約 1,600 文字）【請求項２】
駆動対象を駆動するための駆動回路を制御する制御信号を出力するロジック回路に接続可能に構成された遅延回路であって、
前記制御信号を生成するためのパルス信号が前記ロジック回路から入力される第１のインバータと、
前記第１のインバータの出力端に一端が接続されている抵抗素子と、
前記抵抗素子の他端に接続されたＭＯＳキャパシタと、
前記ＭＯＳキャパシタに接続された第２のインバータと、
を備えた遅延回路。
【請求項３】
前記ＭＯＳキャパシタの前記抵抗素子と接続されていない側の端子がグランド電位に接続され、
前記抵抗素子の他端と電源電圧との間に接続された、前記ＭＯＳキャパシタとは異なる他のＭＯＳキャパシタをさらに備えた、
請求項１又は２に記載の遅延回路。
【請求項４】
前記ＭＯＳキャパシタの前記抵抗素子と接続されていない側の端子が電源電圧に接続され、
前記抵抗素子の他端とグランド電位との間に接続された、前記ＭＯＳキャパシタとは異なる他のＭＯＳキャパシタをさらに備えた、
請求項１又は２に記載の遅延回路。
【請求項５】
駆動対象を駆動するための駆動回路を制御する制御信号を出力するロジック回路と、
前記制御信号を生成するためのパルス信号が前記ロジック回路から入力される第１のインバータと、前記第１のインバータの出力端に一端が接続されている抵抗素子と、前記抵抗素子の他端に接続されたＭＯＳキャパシタと、前記ＭＯＳキャパシタに接続された第２のインバータとを有する遅延回路と、を備え、
前記ロジック回路から出力された前記パルス信号が前記遅延回路において遅延されることにより前記制御信号のパルス期間が調整される、
制御装置。
【請求項６】
前記ＭＯＳキャパシタの前記抵抗素子と接続されていない側の端子がグランド電位に接続され、
前記抵抗素子の他端と電源電圧との間に接続された、前記ＭＯＳキャパシタとは異なる他のＭＯＳキャパシタをさらに備えた、
請求項５記載の制御装置。
【請求項７】
前記ＭＯＳキャパシタの前記抵抗素子と接続されていない側の端子が電源電圧に接続され、
前記抵抗素子の他端とグランド電位との間に接続された、前記ＭＯＳキャパシタとは異なる他のＭＯＳキャパシタをさらに備えた、
請求項５記載の制御装置。
【請求項８】
駆動対象を駆動する駆動回路と、
前記駆動回路を制御する制御信号を出力するロジック回路と、
前記制御信号を生成するためのパルス信号が前記ロジック回路から入力される第１のインバータと、前記第１のインバータの出力端に一端が接続されている抵抗素子と、前記抵抗素子の他端に接続されたＭＯＳキャパシタと、前記ＭＯＳキャパシタに接続された第２のインバータとを有する遅延回路と、を備え、
前記ロジック回路から出力された前記パルス信号が前記遅延回路において遅延されることにより前記制御信号のパルス期間が調整される、
駆動システム。
【請求項９】
前記ＭＯＳキャパシタの前記抵抗素子と接続されていない側の端子がグランド電位に接続され、
前記抵抗素子の他端と電源電圧との間に接続された、前記ＭＯＳキャパシタとは異なる他のＭＯＳキャパシタをさらに備えた、
請求項８記載の駆動システム。
【請求項１０】
前記ＭＯＳキャパシタの前記抵抗素子と接続されていない側の端子が電源電圧に接続され、
前記抵抗素子の他端とグランド電位との間に接続された、前記ＭＯＳキャパシタとは異なる他のＭＯＳキャパシタをさらに備えた、
請求項８記載の駆動システム。

発明の詳細な説明【技術分野】
【０００１】
本発明は、遅延回路、制御装置及び駆動システムに関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
駆動対象を駆動する駆動回路では、外部から入力された制御信号におけるパルス期間に基づいて駆動対象を駆動するような制御が行われる場合がある。このような場合、ロジック回路によりパルス期間が一定のパルス信号を生成して制御信号として出力したのでは、駆動対象の駆動時間を最適な時間に調整することができない。
【０００３】
そのため、ロジック回路では、制御信号を生成するためのパルス信号を遅延回路に入力させて、遅延された後のパルス信号に基づいて制御信号を生成することにより、制御信号のパルス期間を調整して最適化するようなことが行われる。
【０００４】
このようにパルス信号を遅延させるための遅延回路の構成として、コンデンサと抵抗素子からなるＣＲ回路を用いた遅延回路が用いられる場合がある（例えば特許文献１参照）。
【先行技術文献】
【特許文献】
【０００５】
特許第２６７４４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
この特許文献１に開示された遅延回路では、ＣＲ回路の出力をインバータにより反転する構成となっている。そして、この遅延回路では、ＣＲ回路の充放電によってインバータに入力される信号の立ち上がり波形が歪む、又はなまることにより、インバータの論理閾値に達するまでの時間が遅くなり、遷移時間が発生する。その結果、インバータから出力されるパルス信号は、入力されたパルス信号から遅延したものとなる。
【０００７】
ここで、容量素子の容量値Ｃと、この容量素子のチャージ電圧Ｖ、電流Ｉ、インバータの出力論理が遷移する遷移時間ｔとの関係は、Ｖ＝Ｉｔ／Ｃとなる。つまり、容量素子の容量値Ｃが一定の場合には、遷移時間ｔが変化する主な要因は電流Ｉの電流値となる。
【０００８】
しかし、上述したような回路構成の遅延回路では、電源電圧の高さにより電流Ｉの電流値が変化してしまう。具体的には、電源電圧が高いと電流Ｉの電流値も大きくなり、電源電圧が低いと電流Ｉの電流値も小さくなる。このように、電源電圧の変動により電流Ｉの電流値が変化するため、インバータの遷移時間ｔも変化し、結果として遅延時間も変化してしまうことになる。
【０００９】
そのため、このような遅延回路を用いてパルス信号を遅延させて制御信号を生成して駆動回路に出力したのでは、駆動対象の駆動時間が電源電圧の変動により変化してしまう。
【００１０】
本発明の目的は、電源電圧が変動した場合でも、駆動対象の駆動時間の変化を抑制することが可能な遅延回路、制御装置及び駆動システムを提供することである。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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