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公開番号2025092166
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2023207879
出願日2023-12-08
発明の名称増幅回路
出願人株式会社村田製作所
代理人弁理士法人酒井国際特許事務所
主分類H03F 1/22 20060101AFI20250612BHJP(基本電子回路)
要約【課題】増幅回路において、寄生容量による特性への影響を抑える。
【解決手段】増幅回路は、入力される信号が印加されるゲートを有する第1FETと、前記第1FETとともに、電源と基準電位との間に接続された第2FETおよび第3FETと、が形成される基板を有し、前記第1FET、前記第2FETおよび前記第3FETは縦積み接続されており、前記縦積み接続の方向に沿った、前記基板の断面視において、前記第1FET、前記第2FETおよび前記第3FETの各ゲートが並んで配置され、隣り合うFET同士の間を分離する素子分離部と、前記素子分離部によって分離された2つのFETの一方のソースと他方のドレインとを電気的に接続する接続部と、を有し、前記素子分離部は、前記第2FETから前記電源までの隣り合うFET同士の間に設けられる。
【選択図】図6
特許請求の範囲【請求項１】
入力される信号が印加されるゲートを有する第１ＦＥＴと、前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、が形成される基板を有し、
前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴは縦積み接続されており、
前記縦積み接続の方向に沿った、前記基板の断面視において、前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴの各ゲートが並んで配置され、
隣り合うＦＥＴ同士の間を分離する素子分離部と、前記素子分離部によって分離された２つのＦＥＴの一方のドレインと他方のソースとを電気的に接続する接続部と、
を有し、
前記素子分離部は、前記第２ＦＥＴから前記電源までの隣り合うＦＥＴ同士の間に設けられる
増幅回路。
続きを表示（約 400 文字）【請求項２】
隣り合う２つのＦＥＴの一方のドレインと他方のソースとが共通の端子になっている
請求項１に記載の増幅回路。
【請求項３】
前記素子分離部は、
前記第２ＦＥＴと前記第３ＦＥＴとの間に設けられ、前記第２ＦＥＴと前記第３ＦＥＴとを分離する
請求項１または請求項２に記載の増幅回路。
【請求項４】
前記第２ＦＥＴのゲートと前記基準電位との間に接続された第１容量と、
前記第３ＦＥＴのゲートと前記基準電位との間に接続された第２容量と、
をさらに有し、
前記第１容量の容量値は、前記第２容量の容量値より大きい
請求項１または請求項２に記載の増幅回路。
【請求項５】
前記第３ＦＥＴのオン抵抗は、前記第２ＦＥＴのオン抵抗より小さい
請求項１または請求項２に記載の増幅回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、増幅回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
増幅回路の増幅素子として、ＦＥＴ（ＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ、以下、ＦＥＴと呼ぶ）を使用することがある。ＦＥＴにおいては、ＧａＡｓに比べてＳｉの耐圧が低いと考えられる。そこで、高い電源電圧に対応するために、複数のＦＥＴを縦積みに接続して（以下、縦積み接続と呼ぶ）、電源電圧を分圧する技術が知られている（例えば、特許文献１）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－８７９９２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１のように、電源電圧を分圧することによって、耐圧を向上させることができる。複数のＦＥＴを縦積み接続する場合、ＦＥＴの素子同士を分離し、さらに分離された素子の隣同士を電気的に接続する必要がある。素子の隣同士を電気的に接続するには、ビアホール（ｖｉａｈｏｌｅ）を設けることになる。しかしながら、ビアホールを各素子の間それぞれに設けると、各ビアホールの部分に寄生容量が生じる。縦積み接続の接続数が多くなると、ビアホールによる寄生容量が増幅回路の特性に影響を与えるという問題がある。
【０００５】
本発明は、上記に鑑みてなされたものであって、その目的は寄生容量による特性への影響を抑えることができる増幅回路を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決し、目的を達成するために、本開示のある態様による増幅回路は、入力される信号が印加されるゲートを有する第１ＦＥＴと、前記第１ＦＥＴとともに、電源と基準電位との間に接続された第２ＦＥＴおよび第３ＦＥＴと、が形成される基板を有し、前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴは縦積み接続されており、前記縦積み接続の方向に沿った、前記基板の断面視において、前記第１ＦＥＴ、前記第２ＦＥＴおよび前記第３ＦＥＴの各ゲートが並んで配置され、隣り合うＦＥＴ同士の間を分離する素子分離部と、前記素子分離部によって分離された２つのＦＥＴの一方のドレインと他方のソースとを電気的に接続する接続部と、を有し、前記素子分離部は、前記第２ＦＥＴから前記電源までの隣り合うＦＥＴ同士の間に設けられる。
【発明の効果】
【０００７】
本開示によれば、増幅回路において、寄生容量による特性への影響を抑えることができる。
【図面の簡単な説明】
【０００８】
図１は、比較例の増幅回路を示す回路図である。
図２は、比較例の増幅回路のレイアウトの例を示す図である。
図３は、比較例の増幅回路の部分断面図である。
図４は、第１実施形態の増幅回路を示す回路図である。
図５は、第１実施形態の増幅回路のレイアウトの例を示す図である。
図６は、第１実施形態の増幅回路の部分断面図である。
図７は、第２実施形態の増幅回路を示す回路図である。
図８は、第２実施形態の増幅回路のレイアウトの例を示す図である。
図９は、第２実施形態の増幅回路の部分断面図である。
【発明を実施するための形態】
【０００９】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。以下の各実施形態の説明において、他の実施形態と同一又は同等の構成部分については同一の符号を付し、その説明を簡略又は省略する。各実施形態により本発明が限定されるものではない。また、各実施形態の構成要素には、当業者が置換可能かつ容易なもの、あるいは実質的に同一のものが含まれる。なお、以下に記載した構成は適宜組み合わせることが可能である。また、発明の要旨を逸脱しない範囲で構成の省略、置換又は変更を行うことができる。
【００１０】
以下、実施形態の理解を容易にするために、比較例について先に説明する。
（【００１１】以降は省略されています）

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