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公開番号2025089084
公報種別公開特許公報(A)
公開日2025-06-12
出願番号2023204065
出願日2023-12-01
発明の名称増幅回路
出願人住友電気工業株式会社
代理人弁理士法人片山特許事務所
主分類H03F 1/02 20060101AFI20250605BHJP(基本電子回路)
要約【課題】特性の劣化を抑制することが可能な増幅回路を提供する。
【解決手段】増幅回路は、入力信号を第1信号と第1信号より位相を90°遅らせた第2信号とに分配する分配器16と、第1信号を増幅し、増幅した第1信号を第3信号として第1ノードに出力する第1アンプと、第2信号を増幅し、増幅した第2信号を第4信号として第2ノードに出力する第2アンプと、第1ノードと第2ノードを接続する第1インダクタと、第1ノードと第3ノードとを接続する第2インダクタと、第3ノードと、第4信号と第4信号より位相を90°遅らせた第3信号とが合成された出力信号を出力する第4ノードと、を接続する第3インダクタと、第2ノードと第4ノードとを接続する第4インダクタと、第3ノードにシャント接続された第1キャパシタと、第4ノードにシャント接続された第2キャパシタと、第1インダクタおよび第3インダクタのインダクタンスは、第2インダクタおよび第4インダクタのインダクタンスより大きい。
【選択図】図1
特許請求の範囲【請求項1】
入力信号を第1信号と前記第1信号より位相を90°遅らせた第2信号とに分配する分配器と、
前記第1信号を増幅し、増幅した前記第1信号を第3信号として第1ノードに出力する第1アンプと、
前記第2信号を増幅し、増幅した前記第2信号を第4信号として第2ノードに出力する第2アンプと、
前記第1ノードと前記第2ノードを接続する第1インダクタと、
前記第1ノードと第3ノードとを接続する第2インダクタと、
前記第3ノードと、前記第4信号と前記第4信号より位相を90°遅らせた第3信号とが合成された出力信号を出力する第4ノードと、を接続する第3インダクタと、
前記第2ノードと前記第4ノードとを接続する第4インダクタと、
前記第3ノードにシャント接続された第1キャパシタと、
前記第4ノードにシャント接続された第2キャパシタと、
前記第1インダクタおよび前記第3インダクタのインダクタンスは、前記第2インダクタおよび前記第4インダクタのインダクタンスより大きい増幅回路。
続きを表示(約 1,400 文字)【請求項2】
前記第1インダクタおよび前記第3インダクタのインダクタンスは、前記第2インダクタおよび前記第4インダクタのインダクタンスの0.8×√2以上かつ1.2×√2以下である請求項1に記載の増幅回路。
【請求項3】
前記第1ノードおよび前記第2ノードには、リアクタンス素子はシャント接続されていない請求項1または請求項2に記載の増幅回路。
【請求項4】
動作帯域の中心周波数をfo、基準インピーダンスをZoとしたとき、
前記第1アンプの出力ノードの第1接地キャパシタンス、前記第2アンプの出力ノードの第2接地キャパシタンス、前記第1キャパシタおよび前記第2キャパシタのキャパシタンスC0は、1/(2πfo×Zo)+1/(2πfo×Zo/√2)の0.8倍以上かつ1.2倍以下であり、
前記第1インダクタおよび前記第3インダクタのインダクタンスは、Zo/(2πfo)の0.8倍以上かつ1.2倍以下であり、
前記第2インダクタおよび前記第4インダクタのインダクタンスは、Zo/(√2×(2πfo))の0.8倍以上かつ1.2倍以下である請求項3に記載の増幅回路。
【請求項5】
前記第1ノードにシャント接続された第1リアクタンス素子と、
前記第2ノードにシャント接続された第2リアクタンス素子と、
を備える請求項1または請求項2に記載の増幅回路。
【請求項6】
動作帯域の中心周波数をfo、基準インピーダンスをZoとしたとき、
前記第1アンプの出力ノードの第1接地キャパシタンスと前記第1リアクタンス素子とを合成したキャパシタンス成分、前記第2アンプの出力ノードの第2接地キャパシタンスと前記第2リアクタンス素子とを合成したキャパシタンス成分、前記第1キャパシタおよび前記第2キャパシタのキャパシタンスC0は、1/(2πfo×Zo)+1/(2πfo×Zo/√2)の0.8倍以上かつ1.2倍以下であり、
前記第1インダクタおよび前記第3インダクタのインダクタンスは、Zo/(2πfo)の0.8倍以上かつ1.2倍以下であり、
前記第2インダクタおよび前記第4インダクタのインダクタンスは、Zo/(√2×(2πfo))の0.8倍以上かつ1.2倍以下である請求項5に記載の増幅回路。
【請求項7】
前記第1アンプと、前記第1ノードに対応する第1パッドと、を備える第1半導体チップと、
前記第2アンプと、前記第2ノードに対応する第2パッドと、を備える第2半導体チップと、
を備え、
前記第1インダクタは、前記第1パッドに第1端が接続された第1ボンディングワイヤを含む請求項1または請求項2に記載の増幅回路。
【請求項8】
前記第1ボンディングワイヤの第2端は前記第2パッドに接続されている請求項7に記載の増幅回路。
【請求項9】
前記第1インダクタは、前記第2パッドに第1端が接続された第2ボンディングワイヤを含む請求項7に記載の増幅回路。
【請求項10】
前記第1パッドと前記第1キャパシタとを接続し、前記第2インダクタに対応する第3ボンディングワイヤと、
前記第2パッドと前記第2キャパシタとを接続し、前記第4インダクタに対応する第4ボンディングワイヤと、
を備える請求項7に記載の増幅回路。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、増幅回路に関する。
続きを表示(約 4,100 文字)【背景技術】
【0002】
マイクロ波等の高周波信号を増幅する増幅回路として、平衡増幅器(バランスアンプ)が知られている(例えば特許文献1)。
【先行技術文献】
【特許文献】
【0003】
特表2022-506367号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1では、増幅器とカプラを接続する線路に起因する損失が生じる。また、増幅器4および5の出力端における接地キャパシタンスに起因して、帯域が狭くなる。
【0005】
本開示は、上記課題に鑑みなされたものであり、特性の劣化を抑制することを目的とする。
【課題を解決するための手段】
【0006】
本開示の一実施形態は、入力信号を第1信号と前記第1信号より位相を90°遅らせた第2信号とに分配する分配器と、前記第1信号を増幅し、増幅した前記第1信号を第3信号として第1ノードに出力する第1アンプと、前記第2信号を増幅し、増幅した前記第2信号を第4信号として第2ノードに出力する第2アンプと、前記第1ノードと前記第2ノードを接続する第1インダクタと、前記第1ノードと第3ノードとを接続する第2インダクタと、前記第3ノードと、前記第4信号と前記第4信号より位相を90°遅らせた第3信号とが合成された出力信号を出力する第4ノードと、を接続する第3インダクタと、前記第2ノードと前記第4ノードとを接続する第4インダクタと、前記第3ノードにシャント接続された第1キャパシタと、前記第4ノードにシャント接続された第2キャパシタと、前記第1インダクタおよび前記第3インダクタのインダクタンスは、前記第2インダクタおよび前記第4インダクタのインダクタンスより大きい増幅回路である。
【発明の効果】
【0007】
本開示によれば、特性の劣化を抑制することができる。
【図面の簡単な説明】
【0008】
図1は、実施例1に係る増幅回路の回路図である。
図2は、集中定数型ブランチラインカプラの回路図である。
図3は、分布定数型ブランチラインカプラの回路図である。
図4は、比較例1に係る増幅回路の回路図である。
図5は、実施例1における合成器およびアンプの実装例1を示す平面図である。
図6は、実施例1における合成器およびアンプの実装例2を示す平面図である。
図7は、実施例2に係る増幅回路の回路図である。
図8は、実施例2における合成器およびアンプの実装例を示す平面図である。
図9は、実施例3に係る増幅回路の回路図である。
図10は、実施例3における合成器およびアンプの実装例を示す平面図である。
図11は、実施例4に係る増幅回路の回路図である。
【発明を実施するための形態】
【0009】
[本開示の実施形態の説明]
最初に本開示の実施形態の内容を列記して説明する。
(1)本開示の一実施形態は、入力信号を第1信号と前記第1信号より位相を90°遅らせた第2信号とに分配する分配器と、前記第1信号を増幅し、増幅した前記第1信号を第3信号として第1ノードに出力する第1アンプと、前記第2信号を増幅し、増幅した前記第2信号を第4信号として第2ノードに出力する第2アンプと、前記第1ノードと前記第2ノードを接続する第1インダクタと、前記第1ノードと第3ノードとを接続する第2インダクタと、前記第3ノードと、前記第4信号と前記第4信号より位相を90°遅らせた第3信号とが合成された出力信号を出力する第4ノードと、を接続する第3インダクタと、前記第2ノードと前記第4ノードとを接続する第4インダクタと、前記第3ノードにシャント接続された第1キャパシタと、前記第4ノードにシャント接続された第2キャパシタと、前記第1インダクタおよび前記第3インダクタのインダクタンスは、前記第2インダクタおよび前記第4インダクタのインダクタンスより大きい増幅回路である。これにより、特性の劣化を抑制できる。
(2)上記(1)において、前記第1インダクタおよび前記第3インダクタのインダクタンスは、前記第2インダクタおよび前記第4インダクタのインダクタンスの0.8×√2以上かつ1.2×√2以下であってもよい。これにより、第1から第4インダクタ、第1および第2キャパシタをブランチラインカプラとして機能させることができる。
(3)上記(1)または(2)において、前記第1ノードおよび前記第2ノードには、リアクタンス素子はシャント接続されていなくてもよい。これにより、第1から第4インダクタ、第1および第2キャパシタをブランチラインカプラとして機能させることができる。
(4)上記(3)において、動作帯域の中心周波数をfo、基準インピーダンスをZoとしたとき、前記第1アンプの出力ノードの第1接地キャパシタンス、前記第2アンプの出力ノードの第2接地キャパシタンス、前記第1キャパシタおよび前記第2キャパシタのキャパシタンスC0は、1/(2πfo×Zo)+1/(2πfo×Zo/√2)の0.8倍以上かつ1.2倍以下であり、前記第1インダクタおよび前記第3インダクタのインダクタンスは、Zo/(2πfo)の0.8倍以上かつ1.2倍以下であり、前記第2インダクタおよび前記第4インダクタのインダクタンスは、Zo/(√2×(2πfo))の0.8倍以上かつ1.2倍以下であってもよい。これにより、増幅回路をバランスアンプして機能させることができる。
(5)上記(1)または(2)において、前記第1ノードにシャント接続された第1リアクタンス素子と、前記第2ノードにシャント接続された第2リアクタンス素子と、を備えてもよい。これにより、第1から第4インダクタ、第1および第2キャパシタ、第1および第2リアクタンス素子をブランチラインカプラとして機能させることができる。
(6)上記(5)において、動作帯域の中心周波数をfo、基準インピーダンスをZoとしたとき、前記第1アンプの出力ノードの第1接地キャパシタンスと前記第1リアクタンス素子とを合成したキャパシタンス成分、前記第2アンプの出力ノードの第2接地キャパシタンスと前記第2リアクタンス素子とを合成したキャパシタンス成分、前記第1キャパシタおよび前記第2キャパシタのキャパシタンスC0は、1/(2πfo×Zo)+1/(2πfo×Zo/√2)の0.8倍以上かつ1.2倍以下であり、前記第1インダクタおよび前記第3インダクタのインダクタンスは、Zo/(2πfo)の0.8倍以上かつ1.2倍以下であり、前記第2インダクタおよび前記第4インダクタのインダクタンスは、Zo/(√2×(2πfo))の0.8倍以上かつ1.2倍以下であってもよい。これにより、増幅回路をバランスアンプして機能させることができる。
(7)上記(1)から(6)のいずれかにおいて、前記第1アンプと、前記第1ノードに対応する第1パッドと、を備える第1半導体チップと、前記第2アンプと、前記第2ノードに対応する第2パッドと、を備える第2半導体チップと、を備え、前記第1インダクタは、前記第1パッドに第1端が接続された第1ボンディングワイヤを含んでもよい。これにより、特性の劣化を抑制できる。
(8)上記(7)において、前記第1ボンディングワイヤの第2端は前記第2パッドに接続されていてもよい。これにより、特性の劣化を抑制できる。
(9)上記(7)において、前記第1インダクタは、前記第2パッドに第1端が接続された第2ボンディングワイヤを含んでもよい。これにより、特性の劣化を抑制できる。
(10)上記(7)から(9)のいずれかにおいて、前記第1パッドと前記第1キャパシタとを接続し、前記第2インダクタに対応する第3ボンディングワイヤと、前記第2パッドと前記第2キャパシタとを接続し、前記第4インダクタに対応する第4ボンディングワイヤと、を備えてもよい。これにより、第2インダクタおよび第4インダクタを形成できる。
(11)上記(7)から(10)のいずれかにおいて、前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、前記第4インダクタ、前記第1キャパシタ、前記第2キャパシタ、前記第1パッドの第1接地キャパシタンス、および前記第2パッドの第2接地キャパシタンスは、ブランチラインカプラを形成してもよい。これにより、ブランチラインカプラの特性の劣化を抑制できる。
(12)上記(1)から(11)のいずれかにおいて、高周波信号を前記入力信号と第5信号に分配する別の分配器と、前記第5信号を増幅し、増幅した前記第5信号を第6信号として出力するコントロールアンプと、を備え、前記第1インダクタ、前記第2インダクタ、前記第3インダクタ、前記第4インダクタ、前記第1キャパシタおよび前記第2キャパシタを備える合成器は、前記第6信号を用いて前記第1アンプおよび前記第2アンプの負荷を変調し、前記第3信号、前記第4信号および前記第6信号を合成し、合成した信号を出力信号として出力してもよい。これにより、特性の劣化を抑制できる。
[本開示の実施形態の詳細]
本開示の実施形態にかかる増幅回路の具体例を、以下に図面を参照しつつ説明する。なお、本開示はこれらの例示に限定されるものではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0010】
[実施例1]
実施例1は、バランスアンプの例である。図1は、実施例1に係る増幅回路の回路図である。図1では、アンプ10および12にバイアス電圧を供給するバイアス回路の図示を省略している。
(【0011】以降は省略されています)

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