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公開番号2024164628
公報種別公開特許公報(A)
公開日2024-11-27
出願番号2023080249
出願日2023-05-15
発明の名称逐次比較型A/Dコンバータ
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/12 20060101AFI20241120BHJP(基本電子回路)
要約【課題】消費電力を低減しつつ、変換精度を改善した逐次比較型A/Dコンバータを提供する。
【解決手段】SAR-ADC100は、容量型DAC110と、容量型DAC110に基準電圧Vrを供給するバッファアンプ200と、を備える。バッファアンプ200は、動作電流I_DDが相対的に大きい第1状態と、相対的に小さい第2状態が、逐次比較型A/Dコンバータの動作クロックCKLと同期した制御信号CNTにもとづいて切り替え可能に構成されている。
【選択図】図3
特許請求の範囲【請求項１】
逐次比較型Ａ／Ｄコンバータであって、
容量型Ｄ／Ａコンバータと、
前記容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、
を備え、
前記バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、前記逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている、逐次比較型Ａ／Ｄコンバータ。
続きを表示（約 700 文字）【請求項２】
前記バッファアンプは、
可変電流源と、
差動増幅器と、
前記差動増幅器の出力を受ける利得段と、
前記可変電流源の出力電流を折り返し、前記差動増幅器および前記利得段に供給する第１カレントミラー回路と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】
前記可変電流源は、
基準電流を生成する基準電流源と、
前記基準電流源と接続された入力ノードと、前記第１カレントミラー回路の入力ノードと接続された第１出力ノードと、第２出力ノードと、を有する第２カレントミラー回路と、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に設けられ、前記制御信号に応じてオン、オフが切り替え可能なスイッチと、
を含む、請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】
前記可変電流源は、
前記第２カレントミラー回路の前記第２出力ノードと前記第１カレントミラー回路の前記入力ノードの間に、前記スイッチと直列に接続されたローパスフィルタをさらに含む、請求項３に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項５】
前記第１カレントミラー回路は、カスコードカレントミラー回路である、請求項３または４に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項６】
前記逐次比較型Ａ／Ｄコンバータの構成要素は、ひとつの半導体基板に一体集積化される、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【０００３】
特開２０２１－６４８７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＡＲ－ＡＤＣでは、しきい値電圧を生成するために、容量型Ｄ／Ａコンバータ（ＣＤＡＣ）が利用される。ＣＤＡＣは、複数のキャパシタと、複数のキャパシタを基準電圧Ｖｒによって個別に充電するスイッチ群を備える。基準電圧は、バッファ回路から供給される。
【０００５】
ここで、スイッチ群の切り替えによって、バッファ回路が生成する基準電圧が変動する。基準電圧の変動は、ＣＤＡＣの変換精度、ひいてはＳＡＲ－ＡＤＣの変換精度の低下を招く。基準電圧の変動を短時間で収束させるためには、バッファ回路の能力（スルーレート）を高める必要があるが、そのためにはバッファ回路の動作電流を増やさなければならず、ＳＡＲ－ＡＤＣの消費電力が増加する。
【０００６】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、消費電力を低減しつつ、変換精度を改善した逐次比較型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【０００７】
本開示のある態様の逐次比較型Ａ／Ｄコンバータは、容量型Ｄ／Ａコンバータと、容量型Ｄ／Ａコンバータに基準電圧を供給するバッファアンプと、を備える。バッファアンプは、動作電流が相対的に大きい第１状態と相対的に小さい第２状態が、逐次比較型Ａ／Ｄコンバータの動作クロックと同期した制御信号にもとづいて切り替え可能に構成されている。
【０００８】
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
【発明の効果】
【０００９】
本開示のある態様によれば、消費電力を削減しつつ、変換精度を改善できる。
【図面の簡単な説明】
【００１０】
図１は、比較技術に係るＳＡＲ－ＡＤＣの回路図である。
図２は、図１のＳＡＲ－ＡＤＣの動作波形図である。
図３は、実施形態に係るＳＡＲ－ＡＤＣの回路図である。
図４は、図３のＳＡＲ－ＡＤＣの動作の一例を示す波形図である。
図５は、図３のＳＡＲ－ＡＤＣの動作の別の一例を示す波形図である。
図６は、一実施例に係るバッファアンプの回路図である。
図７は、一実施例に係るバッファアンプの回路図である。
図８は、一実施例に係るバッファアンプの回路図である。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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