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公開番号2024140973
公報種別公開特許公報(A)
公開日2024-10-10
出願番号2023052372
出願日2023-03-28
発明の名称逐次比較型A/Dコンバータ
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/46 20060101AFI20241003BHJP(基本電子回路)
要約【課題】サンプリングにおけるセトリング時間を短くできる逐次比較型ADCを提供する。
【解決手段】逐次比較型ADC1は、複数のキャパシタ200,202,204を有し、入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性DAC20と、アナログの出力信号と比較基準電圧とを逐次的に比較する比較器14と、比較器14による逐次比較の結果に応じて、サンプリングされたアナログ信号についてデジタルの出力信号を生成する制御回路16と、を備える。制御回路16は、比較器14による逐次比較が行われたあと、容量性DAC20において次のサンプリングが行われる前に、複数のキャパシタ200,202,204のそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタ200,202,204のそれぞれに蓄積される電荷を制御する。
【選択図】図1
特許請求の範囲【請求項１】
アナログの入力信号に応じたデジタルの出力信号を生成する逐次比較型Ａ／Ｄコンバータであって、
最上位ビットから最下位ビットまでについての複数のキャパシタを有し、前記入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、
前記最上位ビットから前記最下位ビットまでについての前記アナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、
前記比較器の比較結果に応じて前記デジタル入力を生成し、前記比較器による逐次比較の結果に応じて、サンプリングされた前記アナログ信号について前記デジタルの出力信号を生成する制御回路と、を備え、
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれが前記入力信号に応じた電荷を蓄積することによって前記アナログ信号をサンプリングするように構成され、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、前記複数のキャパシタのそれぞれに蓄積される電荷を制御する、
逐次比較型Ａ／Ｄコンバータ。
続きを表示（約 670 文字）【請求項２】
前記容量性Ｄ／Ａコンバータは、前記アナログ信号が入力される入力経路をさらに有し、
前記アナログ信号のサンプリングは、前記入力経路を通じて前記複数のキャパシタのそれぞれの一端に前記アナログ信号が供給されることによって行われ、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記複数のキャパシタのそれぞれの一端を互いに短絡させる、
請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】
前記アナログ信号を生成する入力回路と、
前記入力回路と前記入力経路との間に配置されたスイッチと、をさらに備え、
前記制御回路は、前記比較器による逐次比較が行われたあと、前記次のサンプリングが行われる前に、前記スイッチがオフの状態で、前記複数のキャパシタのそれぞれの一端を前記入力経路に接続させる、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】
前記容量性Ｄ／Ａコンバータは、前記複数のキャパシタのそれぞれの他端に接続される、前記アナログの出力信号を出力するための出力経路をさらに有し、
前記制御回路は、前回のサンプリング時に、前記出力経路に前記比較基準電圧が供給され、前記比較器による逐次比較が行われたあと、次のサンプリングの前に、前記出力経路に前記比較基準電圧が供給されるように、前記容量性Ｄ／Ａコンバータを制御する、
請求項２に記載の逐次比較型Ａ／Ｄコンバータ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
アナログの入力信号をデジタルの出力信号に変換するＡ／Ｄコンバータの一種として、逐次比較型Ａ／Ｄコンバータ（以下、「逐次比較型ＡＤＣ」とも称する。）が知られている。容量性Ｄ／Ａコンバータ（以下、「容量性ＤＡＣ」とも称する。）を有する逐次比較型ＡＤＣの場合、容量性ＤＡＣでアナログの入力信号に応じたアナログ信号をサンプリングし、サンプリングした信号と基準となる信号とを比較器で逐次比較し、その逐次比較の結果に応じたデジタルの出力信号が生成される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１７－１９２０９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、サンプリングしたアナログ信号についてデジタルの出力信号を生成したあと、次のアナログ信号がサンプリングされるとき、容量性ＤＡＣのキャパシタに蓄えられた電荷の流れとアナログ信号に基づく電荷の流れとがぶつかる。これにより、キックバックノイズが生じ、このキックバックノイズによって次のサンプリングにセトリング時間がかかってしまう。
【０００５】
本開示はこうした状況に鑑みてなされたものであり、その例示的な目的の一つは、サンプリングにおけるセトリング時間を短くできる逐次比較型ＡＤＣを提供することにある。
【課題を解決するための手段】
【０００６】
本開示のある態様の逐次比較型Ａ／Ｄコンバータは、アナログの入力信号に応じたデジタルの出力信号を生成する。この逐次比較型Ａ／Ｄコンバータは、最上位ビットから最下位ビットまでについての複数のキャパシタを有し、入力信号に応じたアナログ信号をサンプリングし、デジタル入力に応じたアナログの出力信号を生成する容量性Ｄ／Ａコンバータと、最上位ビットから最下位ビットまでについてのアナログの出力信号と比較基準電圧とを逐次的に比較する比較器と、比較器の比較結果に応じてデジタル入力を生成し、比較器による逐次比較の結果に応じて、サンプリングされたアナログ信号についてデジタルの出力信号を生成する制御回路と、を備える。容量性Ｄ／Ａコンバータは、複数のキャパシタのそれぞれが入力信号に応じた電荷を蓄積することによってアナログ信号をサンプリングするように構成される。制御回路は、比較器による逐次比較が行われたあと、容量性Ｄ／Ａコンバータにおいて次のサンプリングが行われる前に、複数のキャパシタのそれぞれに蓄積される電荷が前回のサンプリング時における電荷となるように、複数のキャパシタのそれぞれに蓄積される電荷を制御する。
【０００７】
なお、以上の構成要素の任意の組合せ、本開示の表現を方法、装置、システムなどの間で変換したものもまた、本開示の態様として有効である。
【発明の効果】
【０００８】
本開示によれば、サンプリングにおけるセトリング時間を短くできる逐次比較型ＡＤＣを提供できる。
【図面の簡単な説明】
【０００９】
図１は、本開示の一実施形態に係る逐次比較型ＡＤＣを示す回路図である。
図２は、最上位ビットを判定するための逐次比較型ＡＤＣの状態を示す図である。
図３は、逐次比較が終わったときの逐次比較型ＡＤＣの状態を示す図である。
図４は、次のサンプリングの前における逐次比較型ＡＤＣの状態を示す図である。
図５は、比較技術に係る逐次比較型ＡＤＣの回路図である。
図６は、逐次比較が終わったときの逐次比較型ＡＤＣの状態を示す図である。
図７は、次のサンプリング時における逐次比較型ＡＤＣの状態を示す図である。
【発明を実施するための形態】
【００１０】
（概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
（【００１１】以降は省略されています）

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