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公開番号2024172723
公報種別公開特許公報(A)
公開日2024-12-12
出願番号2023090633
出願日2023-06-01
発明の名称ΔΣ変調器
出願人三菱電機株式会社
代理人弁理士法人深見特許事務所
主分類H03M 3/04 20060101AFI20241205BHJP(基本電子回路)
要約【課題】AD変換精度を向上させ、消費電力を抑制する。
【解決手段】ΔΣ変調器40において、ループフィルタ41は入力アナログ信号Uと多ビット量子化器47の出力信号V₁とから、多ビット量子化器47の入力信号を生成する。出力フィルタ54は、多ビット量子化器47の出力信号V₁と逐次比較AD変換器48の出力信号V₂とから多ビット量子化器47の量子化誤差E₁を除去するように演算することにより、出力デジタル信号Wを生成する。ここで、逐次比較AD変換器48の入力信号Yの絶対値は多ビット量子化器47の量子化誤差E₁の絶対値に等しい。逐次比較AD変換器48に設けられた容量DA変換器30を構成する容量素子群C₁～C_M-1のうちで最も上位のビットに対応する容量素子C_M-1の一端は固定電圧に接続されている。
【選択図】図6
特許請求の範囲【請求項１】
入力アナログ信号を出力デジタル信号に変換するΔΣ変調器であって、
多ビット量子化器と、
前記入力アナログ信号と前記多ビット量子化器の出力信号とから前記多ビット量子化器の入力信号を生成するループフィルタと、
逐次比較ＡＤ（Analog-to-Digital）変換器と、
前記多ビット量子化器の出力信号と前記逐次比較ＡＤ変換器の出力信号とから前記多ビット量子化器の量子化誤差を除去するように演算することにより、前記出力デジタル信号を生成する出力フィルタとを備え、
前記ΔΣ変調器は、前記逐次比較ＡＤ変換器の入力信号の絶対値が前記多ビット量子化器の量子化誤差の絶対値に等しくなるように構成され、
前記逐次比較ＡＤ変換器は、容量ＤＡ（Digital-to-Analog）変換器または抵抗ラダーＤＡ変換器を含み、
前記容量ＤＡ変換器を構成する容量素子群または前記抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する容量素子または抵抗素子については、印加される電圧または電流が固定されている、ΔΣ変調器。
続きを表示（約 730 文字）【請求項２】
前記逐次比較ＡＤ変換器は、容量ＤＡ変換器を含み、
前記多ビット量子化器は、Ｌビット（Ｌは２以上の整数）のデジタル信号を生成し、
前記逐次比較ＡＤ変換器は、Ｌより大きいビット数のデジタル信号を生成し、
前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－１個の容量素子の一端は固定電圧に接続され、残りの容量素子の一端の電圧は切替スイッチによって切り替えることができる、請求項１に記載のΔΣ変調器。
【請求項３】
前記逐次比較ＡＤ変換器は、容量ＤＡ変換器を含み、
前記多ビット量子化器は、Ｌビット（Ｌは３以上の整数）のデジタル信号を生成し、
前記逐次比較ＡＤ変換器は、Ｌより大きいビット数のデジタル信号を生成し、
前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－２個の容量素子の一端は固定電圧に接続され、残りの容量素子の一端の電圧は切替スイッチによって切り替えることができる、請求項１に記載のΔΣ変調器。
【請求項４】
前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－１個の容量素子の各容量値の和は、寄生容量がない場合の理想的な値から前記寄生容量を差し引いた値に等しい、請求項２に記載のΔΣ変調器。
【請求項５】
前記容量ＤＡ変換器を構成する容量素子群のうちで最も上位のビットに対応する容量素子からＬ－２個の容量素子の各容量値の和は、寄生容量がない場合の理想的な値から前記寄生容量を差し引いた値に等しい、請求項３に記載のΔΣ変調器。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ΔΣ変調器に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
特許第４３５７０８３号（特許文献１）は、１ビット量子化器を用いつつも量子化誤差を削減可能な、いわゆるＭＡＳＨ（multistage noise-shaping）方式の多段ΔΣ変調器を開示する。具体的にこの文献のΔΣ変調器は、入力アナログ信号が入力される入力端子と、出力デジタル信号を出力する出力端子と、１ビット量子化器と、１ビットＤＡ（Digital-to-Analog）変換器と、入力積分回路列と、遅延素子と、第二減算器と、多ビット量子化器（すなわち、ナイキスト型ＡＤ（Analog-to-Digital）変換器）と、微分器と、加算器とを備える。
【０００３】
１ビット量子化器は、上記入力端子と出力端子との間の信号経路に配設され、アナログ信号を量子化して量子化デジタル信号を出力する。１ビットＤＡ変換器は、当該量子化デジタル信号を量子化アナログ信号に変換する。入力積分回路列は、１組または複数組の減算器とその出力を積分する積分器とが１段にあるいは多段に接続され、初段の減算器は上記入力アナログ信号から量子化アナログ信号を減算し、２段目以降の減算器は前段の積分器の出力信号から量子化アナログ信号を減算し、最終段の積分器の出力信号を上記１ビット量子化器へ出力する。遅延素子は、１ビットＤＡ変換器から入力積分回路列までの量子化アナログ信号の信号経路に配設される。第二減算器は、上記１ビット量子化器に入力されるアナログ信号から上記量子化アナログ信号を減算する。多ビット量子化器（すなわち、ナイキスト型Ａ／Ｄ変換器）は、当該第二減算器のアナログ出力を量子化して量子化第二デジタル信号を出力する。微分器は、当該多ビット量子化器の出力を上記入力積分回路列の段数と同次元だけ微分する。加算器は、上記量子化デジタル信号に当該微分器の出力を加算して出力する。
【先行技術文献】
【特許文献】
【０００４】
特許第４３５７０８３号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本願発明者は、ＭＡＳＨ方式の多段ΔΣ変調器においてさらに量子化誤差を削減するために、１ビット量子化器を多ビット量子化器の変更することを検討した。その際に、ΔΣ変調器全体での消費電力を抑制することを考慮して本開示のΔΣ変調器を想到するに至った。
【０００６】
本開示のその他の課題および特徴は、以下の発明を実施するための形態において明らかにする。
【課題を解決するための手段】
【０００７】
一実施形態において、入力アナログ信号を出力デジタル信号に変換するΔΣ変調器が提供される。ΔΣ変調器は、多ビット量子化器と、ループフィルタと、逐次比較ＡＤ変換器と、出力フィルタとを備える。ループフィルタは、入力アナログ信号と多ビット量子化器の出力信号とから多ビット量子化器の入力信号を生成する。出力フィルタは、多ビット量子化器の出力信号と逐次比較ＡＤ変換器の出力信号とから多ビット量子化器の量子化誤差を除去するように演算することにより、出力デジタル信号を生成する。ΔΣ変調器は、逐次比較ＡＤ変換器の入力信号の絶対値が多ビット量子化器の量子化誤差の絶対値に等しくなるように構成される。逐次比較ＡＤ変換器は、容量ＤＡ（Digital-to-Analog）変換器または抵抗ラダーＤＡ変換器を含む。容量ＤＡ変換器を構成する容量素子群または抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する容量素子または抵抗素子については、印加される電圧または電流が固定されている。
【発明の効果】
【０００８】
上記の一実施形態によれば、逐次比較ＡＤ変換器の容量ＤＡ変換器を構成する容量素子群または抵抗ラダーＤＡ変換器を構成する抵抗素子群のうちで最も上位のビットに対応する容量素子または抵抗素子については、印加される電圧または電流が固定されている。これにより、冗長なＡＤ変換を排除し、消費電力を抑制できる。また、その容量素子または抵抗素子を利用してΔΣ変調器の精度劣化を抑制できる。
【図面の簡単な説明】
【０００９】
実施の形態１によるΔΣ変調器の構成例を示すブロック図である。
図１の逐次比較ＡＤ変換器の構成例を示す回路図である。
図２の逐次比較ＡＤ変換器の比較例としての逐次比較ＡＤ変換器の構成を示す回路図である。
多ビット量子化器の量子化誤差が取り得る電圧範囲を示す図である。
実施の形態２のΔΣ変調器において、逐次比較ＡＤ変換器の構成例を示す回路図である。
実施の形態３によるΔΣ変調器の構成例を示すブロック図である。
【発明を実施するための形態】
【００１０】
以下、各実施の形態について図面を参照して詳しく説明する。実施の形態１では、本開示のΔΣ変調器の基本原理を説明するために、上記の特許第４３５７０８３号（特許文献１）を一部変更した構成について説明する。実施の形態２では、逐次比較ＡＤ変換器の容量ＤＡ変換器の変換誤差を低減するための構成について説明する。実施の形態３では、多ビット量子化器のためのループフィルタの構成を変更することにより、上記特許文献１における第２減算器を取り除いたΔΣ変調器の構成を説明する。なお、実施の形態２において実施の形態１と同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。
（【００１１】以降は省略されています）

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