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公開番号2025009369
公報種別公開特許公報(A)
公開日2025-01-20
出願番号2023112335
出願日2023-07-07
発明の名称半導体スイッチ
出願人富士電機株式会社
代理人個人,個人
主分類H03K 17/10 20060101AFI20250110BHJP(基本電子回路)
要約【課題】RC回路内の抵抗素子に発生する損失の抑制。
【解決手段】ノーマリオフ型のスイッチング素子とノーマリオン型のn個のトランジスタが直列に接続された直列回路であって、1番目のトランジスタの制御端子はスイッチング素子の第2主端子に電気的に接続された直列回路と、隣り合うトランジスタの制御端子の間に生ずる電圧、及び、n番目のトランジスタの制御端子と第1主端子との間に生ずる電圧をクランプするクランプ回路と、スイッチング素子の第2主端子と1番目のトランジスタの制御端子との間、隣り合う二個のトランジスタの制御端子間、n番目のトランジスタの制御端子と第1主端子との間の各々に、第1抵抗素子と容量素子が直列に接続されたRC回路と、RC回路に並列に接続された第2抵抗素子と、第1抵抗素子に並列に接続されたダイオードと、を備える、半導体スイッチ。
【選択図】図3
特許請求の範囲【請求項1】
制御端子と第1主端子と第2主端子とを有するノーマリオフ型のスイッチング素子と、nを2以上の整数とするとき、各々が制御端子と第1主端子と第2主端子とを有するノーマリオン型のn個のトランジスタとが直列に接続された直列回路であって、n個の前記トランジスタのうち1番目のトランジスタの前記制御端子は、前記スイッチング素子の前記第2主端子に電気的に接続された直列回路と、
n個の前記トランジスタのうち隣り合うトランジスタの前記制御端子の間に生ずる電圧、及び、n個の前記トランジスタのうちn番目のトランジスタの前記制御端子と前記第1主端子との間に生ずる電圧をクランプするクランプ回路と、
前記スイッチング素子の前記第2主端子と1番目の前記トランジスタの前記制御端子との間、n個の前記トランジスタのうち隣り合う二個の前記トランジスタの前記制御端子間、n番目の前記トランジスタの前記制御端子と前記第1主端子との間の各々に、第1抵抗素子と容量素子が直列に接続されたRC回路と、
前記RC回路に並列に接続された第2抵抗素子と、
前記第1抵抗素子に並列に接続されたダイオードと、を備える、半導体スイッチ。
続きを表示(約 830 文字)【請求項2】
隣り合う前記RC回路の時定数の差は、n番目の前記トランジスタの前記制御端子と前記第1主端子との間に備えられた前記RC回路の時定数に等しい、請求項1に記載の半導体スイッチ。
【請求項3】
隣り合う前記RC回路の時定数の差は、10ns以上20ns以下である、請求項1又は2に記載の半導体スイッチ。
【請求項4】
前記第1抵抗素子の抵抗値は、50Ω以下である、請求項1又は2に記載の半導体スイッチ。
【請求項5】
前記スイッチング素子とn個の前記トランジスタの各々において前記制御端子に直列に接続された第3抵抗素子を備える、請求項1又は2に記載の半導体スイッチ。
【請求項6】
前記第1抵抗素子の抵抗値と前記第3抵抗素子の抵抗値の和は、20Ω以上50Ω以下である、請求項5に記載の半導体スイッチ。
【請求項7】
前記第3抵抗素子の抵抗値は、10Ω以下である、請求項6に記載の半導体スイッチ。
【請求項8】
前記クランプ回路は、
n個の前記トランジスタの各々に対して設けられ、対応する前記トランジスタの前記制御端子にアノードが電気的に接続された複数のダイオードを含み、
前記複数のダイオードは、対応する前記トランジスタの隣の前記トランジスタの前記制御端子にカソードが電気的に接続された第1ダイオードと、n番目の前記トランジスタの前記第1主端子にカソードが電気的に接続された第2ダイオードと、を含む、請求項1又は2に記載の半導体スイッチ。
【請求項9】
前記第1ダイオードの定格電圧は、対応する前記トランジスタの定格電圧の80%以上95%以下である、請求項8に記載の半導体スイッチ。
【請求項10】
前記第2抵抗素子の抵抗値は、1MΩ以上10MΩ以下である、請求項1又は2に記載の半導体スイッチ。

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体スイッチに関する。
続きを表示(約 1,300 文字)【背景技術】
【0002】
従来、スイッチング素子に直列に接続される複数のトランジスタと、複数のトランジスタの各制御端子に接続されるRC回路とを備えるスイッチングデバイスが知られている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
特許第5399520号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
上記のようなスイッチングデバイスがオンする場合、RC回路内の容量素子から放電される電荷は、RC回路内の抵抗素子を経由して、トランジスタの制御端子に充電される。この際、RC回路内の容量素子から出力される電力が大きいと、過大な瞬時電力損失がRC素子内の抵抗素子に発生し、当該抵抗素子が破損する可能性がある。
【0005】
本開示は、RC回路内の抵抗素子に発生する損失を抑制可能な半導体スイッチを提供する。
【課題を解決するための手段】
【0006】
第1態様の半導体スイッチは、
制御端子と第1主端子と第2主端子とを有するノーマリオフ型のスイッチング素子と、nを2以上の整数とするとき、各々が制御端子と第1主端子と第2主端子とを有するノーマリオン型のn個のトランジスタとが直列に接続された直列回路であって、n個の前記トランジスタのうち1番目のトランジスタの前記制御端子は、前記スイッチング素子の前記第2主端子に電気的に接続された直列回路と、
n個の前記トランジスタのうち隣り合うトランジスタの前記制御端子の間に生ずる電圧、及び、n個の前記トランジスタのうちn番目のトランジスタの前記制御端子と前記第1主端子との間に生ずる電圧をクランプするクランプ回路と、
前記スイッチング素子の前記第2主端子と1番目の前記トランジスタの前記制御端子との間、n個の前記トランジスタのうち隣り合う二個の前記トランジスタの前記制御端子間、n番目の前記トランジスタの前記制御端子と前記第1主端子との間の各々に、第1抵抗素子と容量素子が直列に接続されたRC回路と、
前記RC回路に並列に接続された第2抵抗素子と、
前記第1抵抗素子に並列に接続されたダイオードと、を備える。
【0007】
第2態様は、第1態様の半導体スイッチであって、
隣り合う前記RC回路の時定数の差は、n番目の前記トランジスタの前記制御端子と前記第1主端子との間に備えられた前記RC回路の時定数に等しくてもよい。
【0008】
第3態様は、第1態様又は第2態様の半導体スイッチであって、
隣り合う前記RC回路の時定数の差は、10ns以上20ns以下でもよい。
【0009】
第4態様は、第1から第3のいずれか一の態様の半導体スイッチであって、
前記第1抵抗素子の抵抗値は、50Ω以下でもよい。
【0010】
第5態様は、第1から第4のいずれか一の態様の半導体スイッチであって、
前記スイッチング素子とn個の前記トランジスタの各々において前記制御端子に直列に接続された第3抵抗素子を備えてもよい。
(【0011】以降は省略されています)

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