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公開番号2025017396
公報種別公開特許公報(A)
公開日2025-02-06
出願番号2023120388
出願日2023-07-25
発明の名称半導体装置
出願人三菱電機株式会社
代理人個人,個人
主分類H03K 17/08 20060101AFI20250130BHJP(基本電子回路)
要約【課題】第1半導体スイッチング素子及び第2半導体スイッチング素子の発熱を抑制可能な技術を提供することを目的とする。
【解決手段】半導体装置は、入力信号に基づいて、第1半導体スイッチング素子及び第2半導体スイッチング素子のそれぞれを駆動するゲート駆動回路を備える。ゲート駆動回路は、第1半導体スイッチング素子をオンするために第1ゲートに印加される第1ゲート電圧が第1閾値よりも低い場合には、入力信号にかかわらず、第2半導体スイッチング素子をオフにした後に、第1半導体スイッチング素子をオフにする。
【選択図】図4
特許請求の範囲【請求項１】
第１ゲートを有する第１半導体スイッチング素子と、
前記第１半導体スイッチング素子と並列接続され、第２ゲートを有し、前記第１半導体スイッチング素子よりもバンドギャップが大きく、かつ、前記第１半導体スイッチング素子よりも通電能力が低い第２半導体スイッチング素子と、
入力信号に基づいて、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のそれぞれを駆動するゲート駆動回路と
を備え、
前記ゲート駆動回路は、
前記第１半導体スイッチング素子をオンするために前記第１ゲートに印加される第１ゲート電圧が第１閾値よりも低い場合には、前記入力信号にかかわらず、前記第２半導体スイッチング素子をオフにした後に、前記第１半導体スイッチング素子をオフにする、半導体装置。
続きを表示（約 710 文字）【請求項２】
請求項１に記載の半導体装置であって、
前記ゲート駆動回路は、
前記第２半導体スイッチング素子をオンするために前記第２ゲートに印加される第２ゲート電圧が第２閾値よりも低い場合には、前記入力信号にかかわらず、前記第２半導体スイッチング素子をオフにする、半導体装置。
【請求項３】
請求項１に記載の半導体装置であって、
前記ゲート駆動回路は、
前記第２半導体スイッチング素子をオンするために前記第２ゲートに印加される第２ゲート電圧が第２閾値よりも低い場合には、外部に第１異常信号を出力する、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
前記ゲート駆動回路は、
前記第１異常信号と、前記第１異常信号と異なる異常を示す第２異常信号とを、互いに識別可能な波形で一つの出力端子から前記外部に出力する、半導体装置。
【請求項５】
請求項１に記載の半導体装置であって、
前記ゲート駆動回路は、
前記第２半導体スイッチング素子をオンするために前記第２ゲートに印加される第２ゲート電圧が第３閾値よりも高い場合には、前記第２半導体スイッチング素子にオフする、または、前記第２ゲート電圧を低減する、半導体装置。
【請求項６】
請求項２から請求項４のうちのいずれか１項に記載の半導体装置であって、
前記ゲート駆動回路は、
前記第２ゲート電圧が第３閾値よりも高い場合には、前記第２半導体スイッチング素子にオフする、または、前記第２ゲート電圧を低減する、半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,300 文字）【背景技術】
【０００２】
従来、モーター駆動用のインバーター装置などのパワー素子として、安価なＳｉ（ケイ素）からなるＩＧＢＴ（Insulated Gate Bipolar Transistor）及びＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が一般的に使用されている。一方、近年、ＷＧＢ（Wide Band Gap）半導体であるＳｉＣ（炭化ケイ素）またはＧａＮ（窒化ガリウム）からなる高効率のパワー素子が使用されることが増えてきている。
【０００３】
しかしながらＷＧＢ半導体は高価であるため、コスト重視の民生機器などには普及が進んでいない。そこで、家庭用エアコンのコンプレッサーの駆動モーターなど、低電流での使用時間が長い用途向けに、小サイズのＳｉＣ－ＭＯＳＦＥＴとＳｉ－ＩＧＢＴとを並列接続して構成される並列回路を製品に用いることが提案されている（例えば特許文献１）。このような製品によれば、ＳｉＣ－ＭＯＳＦＥＴの小サイズによるコスト削減と、ＳｉＣ－ＭＯＳＦＥＴの低電流時の良好なＤＣ特性による効率の改善（つまり損失の低減化）とが期待されている。
【先行技術文献】
【特許文献】
【０００４】
特許第６５４４３１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
パワー素子をオンするためにゲートに印加されるゲート電圧が低下すると、オン電圧が増加する（つまりＤＣ特性が悪化する）。この結果、損失が増加してパワー素子の発熱が高くなり、パワー素子に不具合が生じる場合がある。そこで、ゲート電圧が規定値以下になった場合に、パワー素子をオフすることで、パワー素子の発熱を抑制するための保護回路を設ける構成が提案されている。
【０００６】
しかしながら、例えば、上記のような並列回路にてＳｉ－ＩＧＢＴのゲート電圧が低下して、パワー素子のＳｉ－ＩＧＢＴをオフしたときに、並列接続されたＳｉＣ－ＭＯＳＦＥＴがオンの状態である場合には、全ての電流が流れこむことで発熱が高くなり、ＳｉＣ－ＭＯＳＦＥＴに不具合が生じるという問題があった。
【０００７】
そこで、本開示は、上記のような問題点に鑑みてなされたものであり、Ｓｉ素子及びＳｉＣ素子などの第１半導体スイッチング素子及び第２半導体スイッチング素子の発熱を抑制可能な技術を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示に係る半導体装置は、第１ゲートを有する第１半導体スイッチング素子と、前記第１半導体スイッチング素子と並列接続され、第２ゲートを有し、前記第１半導体スイッチング素子よりもバンドギャップが大きく、かつ、前記第１半導体スイッチング素子よりも通電能力が低い第２半導体スイッチング素子と、入力信号に基づいて、前記第１半導体スイッチング素子及び前記第２半導体スイッチング素子のそれぞれを駆動するゲート駆動回路とを備え、前記ゲート駆動回路は、前記第１半導体スイッチング素子をオンするために前記第１ゲートに印加される第１ゲート電圧が第１閾値よりも低い場合には、前記入力信号にかかわらず、前記第２半導体スイッチング素子をオフにした後に、前記第１半導体スイッチング素子をオフにする。
【発明の効果】
【０００９】
本開示によれば、ゲート駆動回路は、第１ゲート電圧が第１閾値よりも低い場合には、入力信号にかかわらず、第２半導体スイッチング素子をオフにした後に、前記第１半導体スイッチング素子をオフにする。このような構成によれば、第１半導体スイッチング素子及び第２半導体スイッチング素子の発熱を抑制することができる。
【図面の簡単な説明】
【００１０】
実施の形態１に係る半導体装置の外形の構成を示す斜視図である。
実施の形態１に係る半導体装置の内部の構成を示す平面図である。
実施の形態１に係る半導体装置の適用例を示す図である。
実施の形態１に係る半導体装置の構成を示す図である。
関連半導体装置の動作を示すタイミングチャートである。
実施の形態１に係る半導体装置の動作を示すタイミングチャートである。
第１ゲート電圧が変化せずに第２ゲート電圧が低下する場合の電流の変化を示す図である。
特定の状況を示すタイミングチャートである。
実施の形態２に係る半導体装置の構成を示す図である。
実施の形態２に係る半導体装置の動作を示すタイミングチャートである。
実施の形態３に係る半導体装置の構成を示す図である。
実施の形態４に係る半導体装置の構成を示す図である。
実施の形態４に係る半導体装置から出力される波形の一例を示す図である。
第１ゲート電圧が変化せずに第２ゲート電圧が上昇する場合の電流の変化を示す図である。
実施の形態５に係る半導体装置の構成を示す図である。
実施の形態５に係る半導体装置の動作を示すタイミングチャートである。
実施の形態５に係る半導体装置の構成を示す図である。
実施の形態５に係る半導体装置の動作を示すタイミングチャートである。
【発明を実施するための形態】
（【００１１】以降は省略されています）

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