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公開番号2025023622
公報種別公開特許公報(A)
公開日2025-02-17
出願番号2023127937
出願日2023-08-04
発明の名称バッファ回路
出願人三栄ハイテックス株式会社
代理人個人
主分類H03M 1/46 20060101AFI20250207BHJP(基本電子回路)
要約【課題】バッファ回路での電力消費を抑制しつつ、バッファ回路の応答性を向上させる技術を提供する。
【解決手段】スイッチ524は、バッファ回路52からCDAC10への電荷の移動が発生しないサンプリングフェーズの間、ドライバ回路521と演算増幅器522とを接続する。また、スイッチ524は、バッファ回路52からCDAC10への電荷の移動が発生するSARフェーズの間、ドライバ回路521と演算増幅器522とを切り離す。コンデンサ525は、スイッチ524によって切り離される直前の演算増幅器522の出力電圧を、SARフェーズの間保持する。
【選択図】図3
特許請求の範囲【請求項１】
第１動作フェーズと、第２動作フェーズとが交互に実行される負荷回路に対して、一定電圧を供給する基準電圧源の出力端に接続されるバッファ回路であって、
電流駆動能力を増大させるように構成されたドライバ回路と、
前記ドライバ回路の出力電圧が、前記基準電圧源の出力電圧と比例するように、前記ドライバ回路を駆動するように構成された演算増幅器と、
当該バッファ回路から前記負荷回路への電荷の移動が発生しない前記第１動作フェーズの間、前記ドライバ回路と前記演算増幅器とを接続し、当該バッファ回路から前記負荷回路への電荷の移動が発生する前記第２動作フェーズの間、前記ドライバ回路と前記演算増幅器とを切り離すように構成された切離スイッチと、
前記ドライバ回路の入力端に接続され、前記切離スイッチによって切り離される直前の前記演算増幅器の出力電圧を、前記第２動作フェーズの間保持するように構成されたレベル保持回路と、
を備えるバッファ回路。
続きを表示（約 370 文字）【請求項２】
請求項１に記載のバッファ回路であって、
前記負荷回路は、逐次駆動型ＡＤ変換回路を構成する電荷再分配型容量Ｄ／Ａ変換器であり、
前記切離スイッチは、前記逐次駆動型ＡＤ変換回路がＡＤ変換の対象となる入力信号をサンプリングする期間を前記第１動作フェーズとし、前記第１動作フェーズでサンプリングされた入力信号をＡＤ変換する期間を前記第２動作フェーズとして、オンオフが切り換わるように構成された、
バッファ回路。
【請求項３】
請求項１に記載のバッファ回路であって、
前記演算増幅器は、オフセット電圧が相殺されるように該演算増幅器の出力電圧を補正するオートゼロ機能を備え、
前記第２動作フェーズのときに、前記オートゼロ機能を作動させるように構成された
バッファ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、基準電圧の供給に用いるバッファ回路に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
特許文献１には、基準電圧回路が発生させる基準電圧を、演算増幅器とドライバ回路とを組み合わせたバッファ回路を介して供給する技術が記載されている。バッファ回路は、具体的には、演算増幅器の非反転入力に基準電圧を印加し、ドライバ回路の出力電圧を、演算増幅器の反転入力に印加し、演算増幅器の出力によってドライバ回路を駆動することで、ドライバ回路の出力を、基準電圧と一致させる。ドライバ回路として、ソースフォロア回路が示されている。
【先行技術文献】
【特許文献】
【０００３】
特開２００１－１４７７２６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した従来技術のバッファ回路は、ドライバ回路の出力が演算増幅器にフィードバックされているため、ドライバ回路単体では高速性を有していたとしても、バッファ回路全体としての動作速度は、演算増幅器の動作速度によって制限されてしまう。
【０００５】
例えば、逐次比較型Ａ／Ｄ変換回路では、電荷再分配型容量Ｄ／Ａ変換器（以下、ＣＤＡＣ）を構成する複数のコンデンサに、基準電圧を印加する動作が高速で繰り返し実行される。このような用途に使用されるバッファ回路を高速化するには、動作速度の速い演算増幅器を用いる必要があり、演算増幅器の消費電力、ひいてはバッファ回路全体の消費電力が増大するという課題があった。
【０００６】
本開示は、バッファ回路での電力消費を抑制しつつ、バッファ回路の応答性を向上させる技術を提供する。
【課題を解決するための手段】
【０００７】
本開示の一態様は、バッファ回路であって、第１動作フェーズと、第２動作フェーズとが交互に実行される負荷回路に対して、一定電圧を供給する基準電圧源の出力端に接続される。バッファ回路は、ドライバ回路と、演算増幅器と、切離スイッチと、レベル保持回路と、を備える。ドライバ回路は、電流駆動能力を増大させるように構成される。演算増幅器は、ドライバ回路の出力電圧が、基準電圧源の出力電圧と比例するように、ドライバ回路を駆動するように構成される。切離スイッチは、当該バッファ回路から負荷回路への電荷の移動が発生しない第１動作フェーズの間、ドライバ回路と演算増幅器とを接続するように構成される。また、切離スイッチは、当該バッファ回路から負荷回路への電荷の移動が発生する第２動作フェーズの間、ドライバ回路と演算増幅器とを切り離すように構成される。レベル保持回路は、ドライバ回路の入力端に接続され、切離スイッチによって切り離される直前の演算増幅器の出力電圧を、第２動作フェーズの間保持するように構成される。
【０００８】
このような構成によれば、ドライバ回路と比較して低速の演算増幅器を用いることができるため、バッファ回路での電力消費を抑制しつつ、バッファ回路の応答性を向上させることができる。
【図面の簡単な説明】
【０００９】
逐次駆動型Ａ／Ｄ変換回路の全体構成図である。
ＣＤＡＣ及びバッファ回路の動作を示すタイミング図である。
第１実施形態の基準電圧回路の構成を示す回路図である。
バッファ回路の特性を示すグラフである。
第２実施形態の基準電圧回路の構成を示す回路図である。
オートゼロ機能の有無による基準電圧Ｖｒｅｆの違いをシミュレーションによって求めた結果を示す表である。
オートゼロ機能の有無によるノイズの違いをシミュレーションによって求めた結果を示すグラフである。
【発明を実施するための形態】
【００１０】
以下、図面を参照しながら、本開示の実施形態を説明する。
［１．第１実施形態］
［１－１．構成］
本実施形態のバッファ回路５２が適用される逐次駆動型Ａ／Ｄ変換回路（以下、ＳＡＲ－ＡＤＣ）１について説明する。
（【００１１】以降は省略されています）

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