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公開番号2025040543
公報種別公開特許公報(A)
公開日2025-03-25
出願番号2023147400
出願日2023-09-12
発明の名称DA変換装置
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03M 1/78 20060101AFI20250317BHJP(基本電子回路)
要約【課題】必要なDA変換の精度及び分解能を確保しつつ回路素子数を低減する。
【解決手段】DA変換装置は、DA変換を行うDAコンバータを複数チャネル分備え、且つ、制御回路を備える。各DAコンバータは、デジタル入力信号に応じたアナログ変換信号を生成するラダー抵抗回路と、アナログ変換信号に基づきアナログ出力信号を出力する信号出力回路と、を有する。制御回路は、特定チャネルのDAコンバータにてmビットのDA変換を行わせる第1状態、又は、特定チャネルのDAコンバータにてnビットのDA変換を行わせる第2状態にて、選択的に動作する。m及びnは2以上の整数を表し、nはmより大きい。第2状態において、特定チャネルのDAコンバータは、特定チャネルのラダー抵抗回路と他のチャネルのラダー抵抗回路を用いてアナログ変換信号を生成する。
【選択図】図9
特許請求の範囲【請求項１】
デジタル／アナログ変換を行うよう構成されたＤＡコンバータを複数チャネル分備え、且つ、制御回路を備えるＤＡ変換装置であって、
各ＤＡコンバータは、デジタル入力信号に応じたアナログ変換信号を生成するよう構成されたラダー抵抗回路と、前記アナログ変換信号に基づきアナログ出力信号を出力するよう構成された信号出力回路と、を有し、
前記制御回路は、特定チャネルのＤＡコンバータにてｍビットのデジタル／アナログ変換を行わせる第１状態、又は、前記特定チャネルのＤＡコンバータにてｎビットのデジタル／アナログ変換を行わせる第２状態にて、選択的に動作し、
ｍ及びｎは２以上の整数を表し、ｎはｍより大きく、
前記第２状態において、前記特定チャネルのＤＡコンバータは、前記特定チャネルのラダー抵抗回路と他のチャネルのラダー抵抗回路を用いて前記アナログ変換信号を生成する
、ＤＡ変換装置。
続きを表示（約 1,900 文字）【請求項２】
前記第１状態において、前記特定チャネルのＤＡコンバータ及び前記他のチャネルのＤＡコンバータは、夫々に、ｍビットのデジタル入力信号に対してデジタル／アナログ変換を行い、前記特定チャネルのＤＡコンバータは前記特定チャネルのラダー抵抗回路を用いて前記特定チャネルのアナログ変換信号を生成し、前記他のチャネルのＤＡコンバータは前記他のチャネルのラダー抵抗回路を用いて前記他のチャネルのアナログ変換信号を生成し、
前記第２状態において、前記特定チャネルのＤＡコンバータはｎビットのデジタル入力信号に対してデジタル／アナログ変換を行う一方で、前記他のチャネルのＤＡコンバータによるデジタル／アナログ変換は非実行とされる
、請求項１に記載のＤＡ変換装置。
【請求項３】
各ＤＡコンバータは前記アナログ変換信号が生じる変換配線を有し、
前記特定チャネルの変換配線と前記他のチャネルの変換配線との間にスイッチが設けられ、
前記第１状態において前記スイッチはオフであって、前記特定チャネルの変換配線及びラダー抵抗回路と前記他のチャネルの変換配線及びラダー抵抗回路とは互いに非接続とされ、
前記第２状態において前記スイッチはオンであり、前記特定チャネルのラダー抵抗回路と前記他のチャネルのラダー抵抗回路を用いて前記ｎビットのデジタル入力信号に対するデジタル／アナログ変換の結果を前記特定チャネルの変換配線に発生させる
、請求項２に記載のＤＡ変換装置。
【請求項４】
前記特定チャネルの変換配線は前記スイッチの第１端に接続され、前記他のチャネルの変換配線は前記スイッチの第２端に接続され、
前記特定チャネルのラダー抵抗回路は第１抵抗群を有し、前記他のチャネルのラダー抵抗回路は第２抵抗群を有し、
前記第１抵抗群に含まれる複数の第１抵抗の各第１端は前記スイッチを介さず前記特定チャネルの変換配線に直接接続され、前記第２抵抗群に含まれる複数の第２抵抗の各第１端は前記スイッチを介さず前記他のチャネルの変換配線に直接接続され、
前記第２状態において、前記制御回路は、前記ｎビットのデジタル入力信号の値に応じて、前記複数の第１抵抗の各第２端及び前記複数の第２抵抗の各第２端に対し個別にハイレベル電圧又はローレベル電圧を供給し、これにより前記複数の第１抵抗及び前記複数の第２抵抗の夫々の電流を制御することを通じて前記ｎビットのデジタル入力信号に対するデジタル／アナログ変換の結果を前記特定チャネルの変換配線に発生させ、
前記第２状態において、前記制御回路は、前記複数の第１抵抗の内、前記ハイレベル電圧が供給される第１抵抗の総数と、前記複数の第２抵抗の内、前記ハイレベル電圧が供給される第２抵抗の総数との差を１以下に保つ
、請求項３に記載のＤＡ変換装置。
【請求項５】
前記第１状態及び前記第２状態において、前記特定チャネルの信号出力回路は、前記特定チャネルの変換配線における信号に応じた信号を前記特定チャネルのアナログ出力信号として出力し、
前記第１状態において、前記他のチャネルの信号出力回路は、前記他のチャネルの変換配線における信号に応じた信号を前記他のチャネルのアナログ出力信号として出力する
、請求項３又は４に記載のＤＡ変換装置。
【請求項６】
各ＤＡコンバータはサンプルホールド回路を有し、
前記特定チャネルのサンプルホールド回路は、前記特定チャネルの変換配線における信号を前記特定チャネルの信号出力回路にスルー出力する又は前記特定チャネルの変換配線における信号をサンプル及び保持して得た保持信号を前記特定チャネルの信号出力回路に出力し、
前記特定チャネルの信号出力回路は、前記特定チャネルのサンプルホールド回路の出力信号に応じた信号を前記特定チャネルのアナログ出力信号として出力し、
前記他のチャネルのサンプルホールド回路は、前記他のチャネルの変換配線における信号を前記他のチャネルの信号出力回路にスルー出力する又は前記他のチャネルの変換配線における信号をサンプル及び保持して得た保持信号を前記他のチャネルの信号出力回路に出力し、
前記他のチャネルの信号出力回路は、前記他のチャネルのサンプルホールド回路の出力信号に応じた信号を前記他のチャネルのアナログ出力信号として出力する
、請求項３又は４に記載のＤＡ変換装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、ＤＡ変換装置に関する。
続きを表示（約 2,400 文字）【背景技術】
【０００２】
ラダー抵抗回路を有するＤＡ変換装置（例えば下記特許文献１参照）が広く用いられる。
【先行技術文献】
【特許文献】
【０００３】
特開２００８－２１９２６３号公報
【０００４】
［概要］
必要なＤＡ変換の精度及び分解能を確保しつつ、ＤＡ変換装置を構成するために必要な回路素子数を低減することは重要である。
【０００５】
本開示の一態様に係るＤＡ変換装置は、デジタル／アナログ変換を行うよう構成されたＤＡコンバータを複数チャネル分備え、且つ、制御回路を備えるＤＡ変換装置であって、各ＤＡコンバータは、デジタル入力信号に応じたアナログ変換信号を生成するよう構成されたラダー抵抗回路と、前記アナログ変換信号に基づきアナログ出力信号を出力するよう構成された信号出力回路と、を有し、前記制御回路は、特定チャネルのＤＡコンバータにてｍビットのデジタル／アナログ変換を行わせる第１状態、又は、前記特定チャネルのＤＡコンバータにてｎビットのデジタル／アナログ変換を行わせる第２状態にて、選択的に動作し、ｍ及びｎは２以上の整数を表し、ｎはｍより大きく、前記第２状態において、前記特定チャネルのＤＡコンバータは、前記特定チャネルのラダー抵抗回路と他のチャネルのラダー抵抗回路を用いて前記アナログ変換信号を生成する。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るＤＡ変換装置の概略構成図である。
図２は、本開示の実施形態に係るＤＡ変換装置の外観斜視図である。
図３は、本開示の実施形態に係るデジタル入力信号の構造図である。
図４は、基本構成に係るＤＡコンバータの回路図である。
図５は、基本構成に係るＤＡコンバータの回路図である。
図６は、参考例に係り、２チャネル分のＤＡコンバータの回路図である。
図７は、参考例に係り、抵抗群への電圧印加の様子を示す図である（第１モード）。
図８は、参考例に係り、抵抗群への電圧印加の様子を示す図である（第２モード）。
図９は、本開示の実施形態に属する第１実施例に係り、２チャネル分のＤＡコンバータの回路図である。
図１０は、本開示の実施形態に属する第１実施例に係り、第１チャネルの８ビット変換ケースにおける抵抗群への電圧印加の様子を示す図である。
図１１は、本開示の実施形態に属する第１実施例に係り、第２チャネルの８ビット変換ケースにおける抵抗群への電圧印加の様子を示す図である。
図１２は、本開示の実施形態に属する第１実施例に係り、第１チャネルの１０ビット変換ケースにおける抵抗群への電圧印加の様子を示す図である。
図１３は、本開示の実施形態に属する第１実施例に係り、抵抗群の等価回路を示す図である。
図１４は、本開示の実施形態に属する第１実施例に係り、第１チャネルの１０ビット変換ケースにおける抵抗群への電圧印加の様子を示す図である。
図１５は、本開示の実施形態に属する第２実施例に係り、２チャネル分のＤＡコンバータの回路図である。
図１６は、本開示の実施形態に属する第２実施例に係り、第２チャネルの１０ビット変換ケースにおける抵抗群への電圧印加の様子を示す図である。
図１７は、本開示の実施形態に属する第３実施例に係り、２チャネル分のＤＡコンバータの回路図である。
図１８は、本開示の実施形態に属する第３実施例に係り、第１チャネルのサンプルホールド回路における３つの状態を示す図である。
図１９は、本開示の実施形態に属する第３実施例に係り、第２チャネルのサンプルホールド回路における３つの状態を示す図である。
図２０は、本開示の実施形態に属する第３実施例に係り、第１及び第２チャネルのサンプルホールド回路の状態の組み合わせ例を示す図である。
図２１は、本開示の実施形態に属する第４実施例に係り、コンバータブロックの内部構成図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【０００９】
任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意スイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
【００１０】
任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指すと解して良い。
（【００１１】以降は省略されています）

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