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公開番号2025073391
公報種別公開特許公報(A)
公開日2025-05-13
出願番号2023184137
出願日2023-10-26
発明の名称スイッチ回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03K 17/082 20060101AFI20250502BHJP(基本電子回路)
要約【課題】スイッチング素子の状態を正しく制御する。
【解決手段】スイッチ回路(1A)は、スイッチング素子(10)と、ゲート駆動回路(20)と、スイッチング素子のゲート配線(WR_G)及びソース配線(WR_S)間に設けられたクランプ回路(30)とを備える。クランプ回路は、ゲート配線及びソース配線間に挿入された複数のMOSFETの直列回路を有する。各MOSFETにおいてドレイン及びゲートは互いに短絡され、複数のMOSFETはソース配線に接続された第1MOSFET(Mcs)及びゲート配線に接続された第2MOSFET(Mcg)を含む。第1MOSFETのバックゲート及びソースはソース配線に接続される。第2MOSFETにおいてバックゲートはソースに非接続であって、第2MOSFETのバックゲートは第1MOSFETのバックゲートに接続される。
【選択図】図9
特許請求の範囲【請求項１】
スイッチング素子と、
前記スイッチング素子のゲートに対してゲート信号を供給するよう構成されたゲート駆動回路と、
前記スイッチング素子のゲートが接続されるゲート配線と前記スイッチング素子のソースが接続されるソース配線との間に設けられたクランプ回路と、を備え、
前記クランプ回路は、前記ゲート配線及び前記ソース配線間に挿入された複数のＭＯＳＦＥＴの直列回路を有し、各ＭＯＳＦＥＴにおいてドレイン及びゲートは互いに短絡され、
前記複数のＭＯＳＦＥＴは、前記ソース配線に接続された第１ＭＯＳＦＥＴ及び前記ゲート配線に接続された第２ＭＯＳＦＥＴを含み、
前記第１ＭＯＳＦＥＴのバックゲート及びソースは前記ソース配線に接続され、
前記第２ＭＯＳＦＥＴにおいてバックゲートはソースに非接続であって、前記第２ＭＯＳＦＥＴのバックゲートは前記第１ＭＯＳＦＥＴのバックゲートに接続される
、スイッチ回路。
続きを表示（約 1,800 文字）【請求項２】
グランド電位が与えられ且つ第１導電型を有する基板領域と、
第１導電型を有する第１半導体領域と、
前記基板領域と前記第１半導体領域との間に設けられ且つ第２導電型を有する第２半導体領域と、を有する半導体基板を備え、前記複数のＭＯＳＦＥＴの夫々は前記第１半導体領域上に形成される
、請求項１に記載のスイッチ回路。
【請求項３】
第１導電型はＰ型であって第２導電型はＮ型であり、
前記第２半導体領域に前記グランド電位よりも低い電圧が加わることで、前記基板領域、前記第１半導体領域及び前記第２半導体領域により形成されるＰＮＰ型の寄生バイポーラトランジスタであって且つ前記第２ＭＯＳＦＥＴの寄生バイポーラトランジスタにコレクタ電流が発生したとき、前記第２ＭＯＳＦＥＴの寄生バイポーラトランジスタのコレクタ電流は前記第２ＭＯＳＦＥＴのバックゲートから前記第１ＭＯＳＦＥＴのバックゲート及びソースを通じて前記ソース配線に導かれる
、請求項２に記載のスイッチ回路。
【請求項４】
前記複数のＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に設けられた中間ＭＯＳＦＥＴを有し、
前記中間ＭＯＳＦＥＴにおいてバックゲート及びソースは短絡され、
前記第２半導体領域に前記グランド電位よりも低い電圧が加わることで、前記基板領域、前記第１半導体領域及び前記第２半導体領域により形成されるＰＮＰ型の寄生バイポーラトランジスタであって且つ前記中間ＭＯＳＦＥＴの寄生バイポーラトランジスタにコレクタ電流が発生したとき、前記中間ＭＯＳＦＥＴの寄生バイポーラトランジスタのコレクタ電流は前記中間ＭＯＳＦＥＴのバックゲートから前記第１ＭＯＳＦＥＴのチャネルを通じて前記ソース配線に導かれる
、請求項３に記載のスイッチ回路。
【請求項５】
前記複数のＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に設けられた中間ＭＯＳＦＥＴを有し、
前記中間ＭＯＳＦＥＴにおいてバックゲートはソースに非接続であって、前記中間ＭＯＳＦＥＴのバックゲートは前記第１ＭＯＳＦＥＴのバックゲートに接続され、
前記第２半導体領域に前記グランド電位よりも低い電圧が加わることで、前記基板領域、前記第１半導体領域及び前記第２半導体領域により形成されるＰＮＰ型の寄生バイポーラトランジスタであって且つ前記中間ＭＯＳＦＥＴの寄生バイポーラトランジスタにコレクタ電流が発生したとき、前記中間ＭＯＳＦＥＴの寄生バイポーラトランジスタのコレクタ電流は前記中間ＭＯＳＦＥＴのバックゲートから前記第１ＭＯＳＦＥＴのバックゲート及びソースを通じて前記ソース配線に導かれる
、請求項３に記載のスイッチ回路。
【請求項６】
前記第２半導体領域は抵抗を介して前記ソース配線に接続される
、請求項２～５の何れかに記載のスイッチ回路。
【請求項７】
前記第２ＭＯＳＦＥＴのバックゲートに電流が発生したとき、当該電流は前記第１ＭＯＳＦＥＴのバックゲート及びソースを通じて前記ソース配線に導かれる
、請求項１～３の何れかに記載のスイッチ回路。
【請求項８】
前記複数のＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に設けられた中間ＭＯＳＦＥＴを有し、
前記中間ＭＯＳＦＥＴにおいてバックゲート及びソースは短絡され、
前記中間ＭＯＳＦＥＴのバックゲートに電流が発生したとき、当該電流は前記中間ＭＯＳＦＥＴのソース及び前記第１ＭＯＳＦＥＴのチャネルを通じて前記ソース配線に導かれる
、請求項１～３の何れかに記載のスイッチ回路。
【請求項９】
前記複数のＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴと前記第２ＭＯＳＦＥＴとの間に設けられた中間ＭＯＳＦＥＴを有し、
前記中間ＭＯＳＦＥＴにおいてバックゲートはソースに非接続であって、前記中間ＭＯＳＦＥＴのバックゲートは前記第１ＭＯＳＦＥＴのバックゲートに接続され、
前記中間ＭＯＳＦＥＴのバックゲートに電流が発生したとき、当該電流は前記第１ＭＯＳＦＥＴのバックゲート及びソースを通じて前記ソース配線に導かれる
、請求項１～３の何れかに記載のスイッチ回路。

発明の詳細な説明【技術分野】
【０００１】
本開示は、スイッチ回路に関する。
続きを表示（約 2,700 文字）【背景技術】
【０００２】
スイッチング素子を有するスイッチ回路では、スイッチング素子にゲート信号を与えることでスイッチング素子をオン又はオフさせる。
【先行技術文献】
【特許文献】
【０００３】
特開２０２２－１８８４２９号公報
【０００４】
［概要］
スイッチ回路においてスイッチング素子のゲート－ソース間にクランプ回路を挿入する場合もある。クランプ回路によりスイッチング素子のゲート－ソース間電圧の変動幅に制限を与え、これによってスイッチング素子の応答性向上等を図ることができる。但し、クランプ回路の構成によっては、クランプ回路がスイッチング素子の制御に悪影響を及ぼす可能性がある。
【０００５】
本開示の一態様に係るスイッチ回路は、スイッチング素子と、前記スイッチング素子のゲートに対してゲート信号を供給するよう構成されたゲート駆動回路と、前記スイッチング素子のゲートが接続されるゲート配線と前記スイッチング素子のソースが接続されるソース配線との間に設けられたクランプ回路と、を備え、前記クランプ回路は、前記ゲート配線及び前記ソース配線間に挿入された複数のＭＯＳＦＥＴの直列回路を有し、各ＭＯＳＦＥＴにおいてドレイン及びゲートは互いに短絡され、前記複数のＭＯＳＦＥＴは、前記ソース配線に接続された第１ＭＯＳＦＥＴ及び前記ゲート配線に接続された第２ＭＯＳＦＥＴを含み、前記第１ＭＯＳＦＥＴのバックゲート及びソースは前記ソース配線に接続され、前記第２ＭＯＳＦＥＴにおいてバックゲートはソースに非接続であって、前記第２ＭＯＳＦＥＴのバックゲートは前記第１ＭＯＳＦＥＴのバックゲートに接続される。
【図面の簡単な説明】
【０００６】
図１は、本開示の実施形態に係るスイッチ回路の構成図である。
図２は、本開示の実施形態に係る半導体基板の外観斜視図である。
図３は、本開示の実施形態に係り、トランジスタ（ＭＯＳＦＥＴ）の縦構造図である。
図４は、本開示の実施形態に係り、トランジスタ（ＭＯＳＦＥＴ）の縦構造において寄生バイポーラトランジスタが形成されることを示すための図である。
図５は、参考構成に係り、参考スイッチ回路の構成図である。
図６は、参考構成に係り、寄生バイポーラトランジスタにコレクタ電流が発生する様子を示す図である。
図７は、参考構成に係り、寄生バイポーラトランジスタのコレクタ電流の流路を説明するための図である。
図８は、本開示の実施形態に属する第１実施例に係り、スイッチ回路の構成図である。
図９は、本開示の実施形態に属する第１実施例に係り、クランプ回路中のＭＯＳＦＥＴのバックゲートにて発生した電流の流路を説明するための図である。
図１０は、参考構成に係り、参考スイッチ回路の特性を示す図である。
図１１は、本開示の実施形態に属する第１実施例に係り、スイッチ回路の特性を示す図である。
図１２は、本開示の実施形態に属する第２実施例に係り、スイッチ回路の構成図である。
図１３は、本開示の実施形態に属する第３実施例に係り、スイッチ回路の構成図である。
図１４は、本開示の実施形態に属する第５実施例に係り、スイッチ回路の構成図である。
図１５は、本開示の実施形態に属する第８実施例に係り、電流センサの概略構成図である。
図１６は、本開示の実施形態に属する第８実施例に係り、電流センサの一部構成図である。
図１７は、本開示の実施形態に属する第８実施例に係り、２つのクロック信号及び４つのスイッチの状態などの関係を示すタイミングチャートである。
図１８は、本開示の実施形態に属する第８実施例に係り、各スイッチの状態を示す図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“１０”によって参照されるスイッチングトランジスタは（図１参照）、スイッチングトランジスタ１０と表記されることもあるし、トランジスタ１０と略記されることもあり得るが、それらは全て同じものを指す。
【０００８】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部（reference conductor）を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【０００９】
ＭＯＳＦＥＴに例示されるＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。ＭＯＳＦＥＴとして構成された任意のトランジスタにおいて、ゲート－ソース間電圧とは、ソースの電位から見たゲートの電位を指す。
【００１０】
任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。
（【００１１】以降は省略されています）

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