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公開番号2025045947
公報種別公開特許公報(A)
公開日2025-04-02
出願番号2023154018
出願日2023-09-20
発明の名称低電圧信号レベルシフタ回路
出願人カーネルチップ株式会社
代理人個人
主分類H03K 19/0185 20060101AFI20250326BHJP(基本電子回路)
要約【課題】少ない回路構成で低電圧動作するレベルシフタを提供する。
【解決手段】本発明は、低電圧回路で生成した低電圧クロック信号が入力する信号振幅逓倍回路とその出力が入力するレベルシフタの組合せから構成される低電圧信号レベルシフタ回路で、信号振幅逓倍回路は容量、NMOSトランジスタ、及び2つのPMOSトランジスタから構成され、信号振幅逓倍回路の電源と接地間に電源から順に第1のPMOSトランジスタと第2のPMOSトランジスタとNMOSトランジスタのソースとドレインが直列に接続され、容量の一方の端子に低電圧クロック信号が入力し、他方の端子は第1及び第2のPMOSトランジスタの接続点に接続され、低電圧クロック信号の反転信号が第2のPMOSトランジスタとNMOSトランジスタのゲートに入力し、この2つのトランジスタの接続点が第1のPMOSトランジスタのゲートに接続し、かつ信号振幅逓倍回路の出力となる。
【選択図】図1
特許請求の範囲【請求項１】
低電圧回路で生成された低電圧クロック信号が入力される信号振幅逓倍回路と、前記信号振幅逓倍回路の出力が入力されるレベルシフタの組み合わせにより構成されていることを特徴とする低電圧信号レベルシフタ回路。
続きを表示（約 510 文字）【請求項２】
前記信号振幅逓倍回路は一つの容量、1つのNMOSトランジスタ、並びに第１および第２の2つPMOSトランジスタから構成されており、前記低電圧信号振幅逓倍回路の電源と接地間に電源から順に前記第１PMOSトランジスタと前記第２のPMOSトランジスタと前記NMOSトランジスタのソースとドレインが直列に接続されて、前記容量の一方の端子に前記低電圧クロック信号が入力されており、他方の端子は第１および第２のPMOSトランジスタの接続点に接続され、前記低電圧クロック信号の反転のクロック信号が前記第２のPMOSトランジスタと前記NMOSトランジスタのゲートに入力され、これら２つのトランジスタの接続点が前記第１のPMOSトランジスタのゲートに接続されるとともに、前記信号振幅逓倍回路の出力となることを特徴とする、請求項１に記載の低電圧信号レベルシフタ回路
【請求項３】
互いに逆相の低電圧クロック信号が入力される2つの信号振幅逓倍回路、および前記2つの信号振幅逓倍回路の出力信号を入力とするレベルシフタで構成されていることを特徴とする請求項１または２に記載の低電圧信号レベルシフタ回路。

発明の詳細な説明【技術分野】
【０００１】
本発明は、低電圧クロック信号で動作するレベルシフタに関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
近年、内部回路とシステム回路を有するLSIにおいて、内部回路を構成するCMOS回路の微細化が進み、その微細COMS回路では最大動作電圧が１V以下の低電圧になってきている。一方、システム回路側の動作電圧は通常電圧（3.3V～5.5V）になっているものが多い。このため微細CMOS回路からの信号をシステム回路側の電圧に合わせて、信号レベルの変換をする必要があり、低電圧から高電圧へ変換する種々のレベルシフタ回路が使用されている。
【０００３】
図５は従来の代表的なレベルシフタ回路を示す図である。図５に示すレベルシフタ１１は、直列に接続される抵抗１２（抵抗値ＲＬ）およびNMOSトランジスタ１３から構成され、NMOSトランジスタ１３のソースが接地（Vss＝０V）され、そのNMOSトランジスタ１３のドレインが抵抗１２（ＲＬ）へ接続しかつ出力（ＣＫＯＺ）となっており、抵抗１２の他方の端子は電圧電源（Ｖdd）に接続する。定電圧電源１４からの電圧（Ｖdd1）が（クロック）信号発生源１５の電源となり、その出力（OUT）からのクロック信号CKがNMOSトランジスタのゲートに入力する。信号発生源１５からの出力ＣＫがHIGHレベル（Vdd１）のとき、ＮMOSトランジスタ１３は動作（ＯＮ）し、レベルシフタ１１の出力信号（CKOZ）はLOWレベル（接地電圧Ｖss）となる。信号発生源１５からの出力がLOWレベル（接地電圧Ｖss）のとき、ＮMOSトランジスタ１３はOFFし、レベルシフタ１１の出力信号（CKOZ）はHIGHレベル（Vdd）となる。レベルシフタ１１において、入力信号電圧振幅（Vss～Vdd1）に対して高電圧振幅の信号CKOZ（Vss～Vdd）が出力される。
【先行技術文献】
【特許文献】
【０００４】
特開2013-187712
【発明の概要】
【発明が解決しようとする課題】
【０００５】
微細CMOS回路（信号発生源１５）が低電圧（たとえばＶdd1が１Ｖ以下）で動作している場合、そこから出力される信号レベルがレベルシフタ１１側の入力ＮＭＯＳトランジスタ１３の閾値電圧に近い場合、入力NＭＯＳトランジスタ１３の負荷を駆動するための十分なドレイン電流を得ることが困難となる。負荷抵抗１２の抵抗値（ＲＬ）を大きくすれば、レベルシフタとして動作させることは可能となるが、高周波の入力信号に対して信号伝搬遅延が問題となる。逆に、信号伝搬の高速化のため、負荷抵抗１２の抵抗値（ＲＬ）を小さくすると、レベルシフタ１１のサイズの増大を招くことになる。本発明は、少ない回路要素と小さな消費電流で低電圧信号のレベル変換を可能とする低電圧クロックレベルシフタを提供するものであり、レベルシフタの入力の前段に信号逓倍回路を挿入することで上記の課題を克服するものである。
【課題を解決するための手段】
【０００６】
本発明は、少ない回路構成で低電圧信号に対して動作するレベルシフタを提供するものであり、具体的には以下の特徴を有する。
本発明は、低電圧回路で生成された低電圧クロック信号が入力される信号振幅逓倍回路と、前記信号振幅逓倍回路の出力が入力されるレベルシフタの組み合わせにより構成されていることを特徴とする低電圧信号レベルシフタ回路である。前記信号振幅逓倍回路は一つの容量、1つのNMOSトランジスタ、並びに第１および第２の2つPMOSトランジスタから構成されており、前記低電圧信号振幅逓倍回路の電源と接地間に電源から順に前記第１のPMOSトランジスタと前記第２のPMOSトランジスタと前記NMOSトランジスタのソースとドレインが直列に接続されて、前記容量の一方の端子には前記低電圧クロック信号が入力されており、他方の端子には第１および第２のPMOSトランジスタの接続点に接続され、前記低電圧クロック信号の反転のクロック信号が前記第２のPMOSトランジスタと前記NMOSトランジスタのゲートに入力され、これら２つのトランジスタの接続点が前記第１のPMOSトランジスタのゲートに接続されるとともに、前記信号振幅逓倍回路の出力となることを特徴とする。また、互いに逆相の低電圧クロック信号が入力される2つの信号振幅逓倍回路、および前記2つの信号振幅逓倍回路の出力信号を入力とするレベルシフタで構成されていることを特徴とする。
【発明の効果】
【０００７】
最大動作電圧が１V以下の低電圧駆動の微細CMOS回路と３V以上の高電圧で駆動するシステム回路を含む集積回路において、微細CMOS回路とシステム回路の間に低電圧信号振幅逓倍回路とレベルシフタ回路を組み合わせた本発明の回路を挿入することによって、微細CMOS回路からの低電圧信号をシステム側が必要とする電圧信号レベルに容易に変換できる。即ち、レベルシフタ回路の前に置かれた信号振幅逓倍回路は、レベルシフタの入力トランジスタの駆動能力を高めるため、レベルシフタ回路の動作を円滑にすることができる。また、本発明の低電圧信号振幅逓倍回路は、４つの素子（容量、２つのPMOSトランジスタ、NMOSトランジスタ）から構成されるだけなので、全体回路に占める面積の増大を低減できる。
【図面の簡単な説明】
【０００８】
図１は、本発明の信号振幅逓倍回路を示す図である。
図２は、図１で示す信号振幅逓倍回路の各部位におけるタイミングチャートの一例を示す図である。
図３は、本発明の信号振幅逓倍回路を組み入れたレベルシフタの第１の実施形態を示す図である。
図４は、本発明の信号振幅逓倍回路を組み入れたレベルシフタの第２の実施形態を示す図である。
図５は、従来のレベルシフタ回路を示す図である。
【発明を実施するための形態】
【０００９】
図１は、本発明の信号振幅逓倍回路を示す図であり、本信号振幅逓倍回路は一つの容量２２と2つのPMOSトランジスタ２３および２４と1つのNMOSトランジスタ２５で構成されている。本発明の信号振幅逓倍回路において、第１のPMOSトランジスタ２３のドレインは定電圧電源２１に接続され、NMOSトランジスタ２５のソースは接地されている。クロック信号ｃｋは容量２２の一方の端子に入力し、容量２２の他方の端子は第１のPMOSトランジスタ２３のソースおよび第２のPMOSトランジスタ２４のソースに接続している。また、クロック信号の反転クロック信号ｃｋｚは、第２のＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５のゲートに入力している。すなわち、第２のＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５でインバータを構成し、そのインバータの入力がクロック信号の反転クロック信号ｃｋｚである。このインバータの出力が第一のPMOSトランジスタのゲートに接続（入力）されるとともに、信号振幅逓倍回路の出力ＤＢとなっている。本発明では、クロック信号ｃｋおよび反転クロック信号ｃｋｚの最大振幅は１Ｖ以下の低電圧であるから、低電圧クロック信号ｃｋおよび反転低電圧クロック信号ｃｋｚと呼んでも良い。定電圧電源２１の電圧も１V以下であるから、低電圧電源と呼んでも良い。従って、図１に示す信号振幅逓倍回路を低電圧信号振幅逓倍回路と呼んでも良い。一般的には、定電圧電源21は、低電圧クロック信号ｃｋおよび反転低電圧クロック信号ｃｋｚを発生している低電圧回路の電源と同一であるが、電圧がほぼ同じであれば同一電源でなくともよいことはいうまでも無い。
【００１０】
図２は、図１で示す信号振幅逓倍回路の各部位におけるタイミングチャートの一例を示す図である。図２では、信号振幅逓倍回路への入力信号ｃｋとｃｋｚは、０．７Vの信号振幅の場合を示しており、定電圧電源２１の電圧も０．７Vとしている。図１の信号振幅逓倍回路において、クロック信号ｃｋｚがＰＭＯＳトランジスタ２４およびＮＭＯＳトランジスタ２５（これらでＣＭＯＳインバータを構成）のゲートに入力しているので、クロック信号ｃｋｚがＨＩＧＨレベル信号の時ＰＭＯＳトランジスタ２４はオフし、ＮＭＯＳトランジスタ２５はオンする。従って、出力信号ＤＢはＬＯＷレベル（接地電圧Vss＝０V）となり、かつこのDB信号はＰＭＯＳトランジスタ２３に入力するから、ＰＭＯＳトランジスタ２３はオンして、PMOSトランジスタ２３のドレイン側の電圧（定電圧電源２１）はPMOSトランジスタ２３のソース側と等しくなる。即ち信号ｃｋ１は０．７Vとなる。クロック信号ｃｋｚがＨＩＧＨレベル（０．７V）の時、クロック信号ｃｋはＬＯＷレベル(０V)であるので容量２２には０．７Vの電圧に相当する電荷がチャージされている。次にクロック信号ｃｋがＬＯＷレベル(０V)からＨＩＧＨレベル（０．７V）に変化するとｃｋ１は０．７Vから１．４V に上昇する。この時、クロック信号ｃｋｚがＬＯＷレベル(０V)となっているので、ＮＭＯＳトランジスタ２５はオフし、ＰＭＯＳトランジスタ２４はオンするのでＤＢの電圧は１．４Ｖに向かって上昇する。従ってＰＭＯＳトランジスタ２３のゲートはＤＢに接続しているので、ＰＭＯＳトランジスタ２３はオフとなる。クロック信号ｃｋとｃｋｚの変化が急峻であれば、容量２２にチャージされた電荷は殆ど消失しないで保持され、ＤＢのノードの浮遊容量が容量２２に対して十分小さければＤＢの信号レベルはほぼ１．４Vに保持される。クロック信号ｃｋとｃｋｚの電圧変化に伴なってこのような回路動作が繰り返すことにより、図２のタイミングチャートが発生する。即ち入力クロック信号ｃｋに対して振幅が２倍のクロック信号ＤＢが出力される。
（【００１１】以降は省略されています）

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