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公開番号2024178046
公報種別公開特許公報(A)
公開日2024-12-24
出願番号2023096542
出願日2023-06-12
発明の名称逐次比較型A/Dコンバータ
出願人ローム株式会社
代理人個人,個人
主分類H03M 1/08 20060101AFI20241217BHJP(基本電子回路)
要約【課題】変換精度を改善した逐次比較型A/Dコンバータを提供する。
【解決手段】SAR-ADC100は、コンパレータ120と、CMOSスイッチ200を備える。CMOSスイッチ200の一端202は、コンパレータ120の入力ノードと接続される。CMOSスイッチ200は、PMOSトランジスタMP1、NMOSトランジスタMN1、第1ドライバ210、第2ドライバ220を備える。第1ドライバ210は、電流ソース能力が電流シンク能力より低くなるように構成され、第2ドライバ220は、電流シンク能力が電流ソース能力より低くなるように構成される。
【選択図】図2
特許請求の範囲【請求項１】
逐次比較型Ａ／Ｄコンバータであって、
コンパレータと、
一端が前記コンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、
を備え、
前記ＣＭＯＳスイッチは、
並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、
前記ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、
前記ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、
を備え、
前記第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、
前記第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される、逐次比較型Ａ／Ｄコンバータ。
続きを表示（約 950 文字）【請求項２】
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと接続された第１電流源と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項３】
前記第１ドライバは、第１インバータを有し、
前記第１インバータのＰ型トランジスタのサイズは、Ｎ型トランジスタのサイズより小さい、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項４】
前記第１ドライバは、
第１インバータと、
前記第１インバータのＰ型トランジスタと直列に接続された第１抵抗と、
を含む、請求項１に記載の逐次比較型Ａ／Ｄコンバータ。
【請求項５】
前記第１ドライバは、電源ラインと前記ＰチャンネルＭＯＳＦＥＴのゲートの間に接続された第１パワーダウンスイッチをさらに含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項６】
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと接続された第２電流源と、
を含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項７】
前記第２ドライバは、第２インバータを有し、
前記第２インバータのＮＭＯＳトランジスタのサイズは、ＰＭＯＳトランジスタのサイズより小さい、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項８】
前記第２ドライバは、
第２インバータと、
前記第２インバータのＮＭＯＳトランジスタと直列に接続された第２抵抗と、
を含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項９】
前記第２ドライバは、接地ラインと前記ＮチャンネルＭＯＳＦＥＴのゲートの間に接続された第２パワーダウンスイッチをさらに含む、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。
【請求項１０】
ひとつの半導体基板に一体集積化された、請求項１から４のいずれかに記載の逐次比較型Ａ／Ｄコンバータ。

発明の詳細な説明【技術分野】
【０００１】
本開示は、逐次比較型Ａ／Ｄコンバータに関する。
続きを表示（約 1,600 文字）【背景技術】
【０００２】
中分解能～高分解能（たとえば８ビット以上）のＡ／Ｄコンバータ（ＡＤＣ：Analog Digital Converter）として、逐次比較型（ＳＡＲ：Successive Approximation Register）が使用される。ＳＡＲ－ＡＤＣは、入力電圧をサンプルホールドし、それを１回目のしきい値電圧と比較する。そして比較結果に応じて、２回目のしきい値電圧を決定し、再び比較を行う。この動作を繰り返すことにより、バイナリ探索によって、アナログ電圧がデジタル信号に変換される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９－９６３７５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ＳＡＲ－ＡＤＣは、サンプルホールド回路や容量性Ｄ／Ａコンバータ（ＣＤＡＣ）を備え、これらは、キャパシタとスイッチの組み合わせで構成される。スイッチは、ＣＭＯＳスイッチ（トランスファゲートともいう）で構成される。
【０００５】
ＣＭＯＳスイッチは、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とＮチャンネルＭＯＳＦＥＴの並列接続回路である。ＭＯＳＦＥＴは、寄生容量を有しており、クロックフィードスルーやチャージインジェクションによって、誤差電荷が混入する。
【０００６】
クロックフィードスルーの影響は、ＣＭＯＳスイッチの一端が、ハイインピーダンスノードと接続されているときに顕著となる。ＳＡＲ－ＡＤＣにおいては、電圧コンパレータの入力ノード（反転入力端子や非反転入力端子）と接続されるＣＭＯＳスイッチにおいて特に顕著に現れる。具体的には、ＣＭＯＳスイッチがターンオフする際に、ハイインピーダンスノード、つまりコンパレータの入力端子からＭＯＳＦＥＴのゲートに向かって電荷が抜け、コンパレータの入力電圧を変化させる。これにより、ＳＡＲ－ＡＤＣの変換精度が低下する。
【０００７】
クロックフィードスルーの影響を低減するために、ＣＭＯＳスイッチと直列にダミースイッチを挿入し、誤差電荷をキャンセルする手法が知られているが、ＳＡＲ－ＡＤＣにこの方法を採用すると、しきい値電圧を生成するＤ／Ａコンバータの出力に接続される容量が増えてしまい、しきい値電圧の電圧範囲が狭められる。
【０００８】
本開示は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、変換精度を改善した逐次比較型Ａ／Ｄコンバータの提供にある。
【課題を解決するための手段】
【０００９】
本開示のある態様は、逐次比較型Ａ／Ｄコンバータに関する。逐次比較型Ａ／Ｄコンバータは、コンパレータと、一端がコンパレータの入力ノードと接続されたＣＭＯＳ（Complementary Metal Oxide Semiconductor）スイッチと、を備える。ＣＭＯＳスイッチは、並列に接続されたＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）およびＮチャンネルＭＯＳＦＥＴと、ＰチャンネルＭＯＳＦＥＴのゲート電圧を制御する第１ドライバと、ＮチャンネルＭＯＳＦＥＴのゲート電圧を制御する第２ドライバと、を備える。第１ドライバは、電流ソース能力が電流シンク能力より低くなるように構成され、第２ドライバは、電流シンク能力が電流ソース能力より低くなるように構成される。
【００１０】
なお、以上の構成要素を任意に組み合わせたもの、あるいは本開示の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
（【００１１】以降は省略されています）

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