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公開番号2025065920
公報種別公開特許公報(A)
公開日2025-04-22
出願番号2023175454
出願日2023-10-10
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 84/80 20250101AFI20250415BHJP()
要約【課題】素子領域に熱が集中して温度が上昇することを抑制することができる半導体装置を提供する。
【解決手段】
半導体チップ2の主面8に形成され、相対的に発熱量が大きい第1素子が形成された第1素子領域17と、第1素子よりも相対的に発熱量が小さい第2素子が形成され、素子境界24を隔てて第1素子領域17に隣接する第2素子領域18とを含み、第2方向Yに沿う分割線33により素子境界24を第1境界34と第2境界35とに分割した場合において、第1境界34および第2境界35の少なくとも一方は、互いに間隔を空けて並ぶ一対の第1ライン36、および一対の第1ライン36の一端部同士を接続する第2ライン37により形成されたU形境界38を含む、半導体装置を提供する。
【選択図】図5
特許請求の範囲【請求項１】
第１方向に延びる一対の第１辺部および前記第１方向に直交する第２方向に延びる一対の第２辺部を有する平面視長方形状に形成され、前記一対の第１辺部および前記一対の第２辺部に囲まれた主面を有する半導体チップと、
前記半導体チップの前記主面に形成され、相対的に発熱量が大きい第１素子が形成された第１素子領域と、前記第１素子よりも相対的に発熱量が小さい第２素子が形成され、素子境界を隔てて前記第１素子領域に隣接する第２素子領域とを含み、
前記第２方向に沿う分割線により前記素子境界を第１境界と第２境界とに分割した場合において、前記第１境界および前記第２境界の少なくとも一方は、互いに間隔を空けて並ぶ一対の第１ライン、および前記一対の第１ラインの一端部同士を接続する第２ラインにより形成されたＵ形境界を含む、半導体装置。
続きを表示（約 1,100 文字）【請求項２】
前記第１素子領域は、無端状の前記素子境界が形成されるように前記第２素子領域を取り囲み、前記半導体チップの外周領域の少なくとも一部を形成している、請求項１に記載の半導体装置。
【請求項３】
前記素子境界は、前記一対の第１辺部および前記一対の第２辺部のうちの２つの辺部に一端および他端を有しており、
前記第１素子領域は、前記素子境界に対して前記第２素子領域の反対側において前記半導体チップの外周領域の少なくとも一部を形成している、請求項１に記載の半導体装置。
【請求項４】
前記第２素子領域は、平面視四角形状のベース部と、前記ベース部から前記外周領域側に向かって突出した突出部とを一体的に含み、
前記突出部と前記第１素子領域との間に前記Ｕ形境界が形成されている、請求項２または３に記載の半導体装置。
【請求項５】
前記ベース部は、前記突出部よりも面積が大きい、請求項４に記載の半導体装置。
【請求項６】
前記ベース部は、一対の長辺部および一対の短辺部を有する平面視長方形状に形成されており、
前記一対の長辺部の少なくとも一方が前記素子境界を形成する長辺境界であり、
前記Ｕ形境界の前記第１ラインが前記長辺境界と連続するように、複数の前記突出部が前記長辺境界に沿って配列されている、請求項４に記載の半導体装置。
【請求項７】
前記長辺境界の端部に前記突出部が形成されており、
前記突出部の前記Ｕ形境界の一方の前記第１ラインが前記ベース部の前記短辺部と一体化して直線状の前記素子境界を形成している、請求項６に記載の半導体装置。
【請求項８】
前記一対の長辺部がそれぞれ、前記素子境界を形成する長辺境界であり、
各前記長辺境界から少なくとも一対の前記突出部が互いに反対方向に突出している、請求項７に記載の半導体装置。
【請求項９】
複数の前記突出部が、前記長辺境界の両端部および当該両端部の間に形成されており、
前記複数の突出部は、前記長辺境界の両端部において前記ベース部の前記短辺部と一体化して直線状の前記素子境界を形成する一対の第１突出部と、前記一対の第１突出部の間に形成された少なくとも１つの第２突出部とを含む、請求項７に記載の半導体装置。
【請求項１０】
前記ベース部は、一対の長辺部および一対の短辺部を有する平面視長方形状に形成されており、
前記突出部は、一方の前記第１ラインが前記長辺部に接続されるように、前記ベース部の少なくとも１つのコーナに形成されたコーナ突出部を含む、請求項４に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,000 文字）【背景技術】
【０００２】
特許文献１は、第１系統電流を生成する第１系統トランジスタ、および第１系統トランジスタから独立して第２系統電流を生成する第２系統トランジスタを含み、第１系統電流および第２系統電流を含む出力電流を生成するメイントランジスタと、第１系統電流に対応した第１系統モニタ電流を生成する第１系統モニタトランジスタと、第２系統電流に対応した第２系統モニタ電流を生成する第２系統モニタトランジスタとを含む、半導体装置を開示している。
【先行技術文献】
【特許文献】
【０００３】
国際公開第２０２２／２１００３３号
【０００４】
［概要］
本開示の一実施形態は、素子領域に熱が集中して温度が上昇することを抑制することができる半導体装置を提供する。
【０００５】
本開示の一実施形態は、第１方向に延びる一対の第１辺部および前記第１方向に直交する第２方向に延びる一対の第２辺部を有する平面視長方形状に形成され、前記一対の第１辺部および前記一対の第２辺部に囲まれた主面を有する半導体チップと、前記半導体チップの前記主面に形成され、相対的に発熱量が大きい第１素子が形成された第１素子領域と、前記第１素子よりも相対的に発熱量が小さい第２素子が形成され、素子境界を隔てて前記第１素子領域に隣接する第２素子領域とを含み、前記第２方向に沿う分割線により前記素子境界を第１境界と第２境界とに分割した場合において、前記第１境界および前記第２境界の少なくとも一方は、互いに間隔を空けて並ぶ一対の第１ライン、および前記一対の第１ラインの一端部同士を接続する第２ラインにより形成されたＵ形境界を含む、半導体装置を提供する。
【図面の簡単な説明】
【０００６】
図１は、本開示の一実施形態に係る半導体装置の模式的な斜視図である。
図２は、図１に示す半導体チップの平面図である。
図３は、図２に示すIII-III線に沿う断面図である。
図４は、前記半導体チップ内の素子のレイアウト例を示す平面図である。
図５は、前記半導体チップの素子境界の第１パターンを示す図である。
図６は、図２に図４を重ね合わせた図である。
図７は、図５に示すVII-VII線に沿う断面図である。
図８は、図７に示すコントロールＩＣの素子構造の一例を示す断面図である。
図９は、前記素子境界の第２パターンを示す図である。
図１０は、前記素子境界の第３パターンを示す図である。
図１１は、前記素子境界の第４パターンを示す図である。
図１２は、前記素子境界の第５パターンを示す図である。
図１３は、前記素子境界の第６パターンを示す図である。
図１４は、前記素子境界の第７パターンを示す図である。
図１５は、前記素子境界の第８パターンを示す図である。
図１６は、前記素子境界の第９パターンを示す図である。
図１７は、前記素子境界の第１０パターンを示す図である。
図１８は、前記素子境界の第１１パターンを示す図である。
図１９は、前記素子境界の第１２パターンを示す図である。
【０００７】
［詳細な説明］
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。図１は、本開示の一実施形態に係る半導体装置１の模式的な斜視図である。
【０００８】
図１を参照して、半導体装置１は、この形態では、いわゆるＳＯＰ（Small Outline Package）パッケージである。半導体装置１は、この形態では、直方体形状に形成された半導体チップ２、ダイパッド３、導電性接合材４、複数の（この形態では８個）のリード電極５Ａ～５Ｈ、複数（この形態では８個）の導線６Ａ～６Ｅ、およびモールド樹脂７を含む。リード電極５Ａ～５Ｈの個数および導線６Ａ～６Ｅの個数は、半導体装置１の機能に応じて選択され、図１に示される個数に限定されない。
【０００９】
半導体チップ２は、一方側の第１主面８、および他方側の第２主面９を有している。第１主面８は、機能デバイスが形成されたデバイス面である。第２主面９は実装面であり、研削痕を有する研削面からなってもよい。
【００１０】
半導体チップ２は、複数の端子電極１０～１５を含む。複数の端子電極１０～１５は、この形態では、ドレイン端子１０（電源端子ＶＢＢ）、ソース端子１１（出力端子ＯＵＴ）、入力端子１２、グランド端子１３、イネーブル端子１４およびセンス端子１５を含む。各端子電極１０～１５の役割については後に詳述する。
（【００１１】以降は省略されています）

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