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公開番号2025070838
公報種別公開特許公報(A)
公開日2025-05-02
出願番号2023181408
出願日2023-10-20
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 1/68 20250101AFI20250424BHJP()
要約【課題】電気的特性を向上できる半導体装置を提供する。
【解決手段】半導体装置1Aは、第1主面3を有するチップ2と、第1主面3に形成され、第1電位が付与されるトレンチ電極型のキャパシタ構造85と、第1主面3の上でキャパシタ構造85を被覆する誘電膜46と、誘電膜46を介してキャパシタ構造85と容量接続を形成するように誘電膜46の上に配置され、第1電位とは異なる第2電位が付与されるパッド電極91と含み、誘電膜46は、キャパシタ構造85を被覆する第1膜53と、第1膜53を挟んでキャパシタ構造85を被覆するように第1膜53の上に配置され、第1膜53とは異なる誘電材料からなる第2膜54とを含む。
【選択図】図16
特許請求の範囲【請求項１】
主面を有するチップと、
前記主面に形成され、第１電位が付与されるトレンチ電極型のキャパシタ構造と、
前記主面の上で前記キャパシタ構造を被覆する誘電膜と、
前記誘電膜を介して前記キャパシタ構造と容量接続を形成するように前記誘電膜の上に配置され、前記第１電位とは異なる第２電位が付与されるパッド電極と含み、
前記誘電膜は、
前記キャパシタ構造を被覆する第１膜と、
前記第１膜を挟んで前記キャパシタ構造を被覆するように前記第１膜の上に配置され、前記第１膜とは異なる誘電材料からなる第２膜とを含む、半導体装置。
続きを表示（約 550 文字）【請求項２】
前記第１膜は、第１比誘電率を有し、
前記第２膜は、前記第１比誘電率よりも高い第２比誘電率を有している、請求項１に記載の半導体装置。
【請求項３】
前記第１比誘電率は、３．５以上４．５以下であり、
前記第２比誘電率は、７．５以上８．５以下である、請求項２に記載の半導体装置。
【請求項４】
前記第１膜は、酸化膜である、請求項１に記載の半導体装置。
【請求項５】
前記第２膜は、窒素を含む膜である、請求項１に記載の半導体装置。
【請求項６】
前記第１膜は、酸化シリコン膜であり、
前記第２膜は、窒化シリコン膜である、請求項３に記載の半導体装置。
【請求項７】
前記第１電位は、ゲート電位以外の電位である、請求項１に記載の半導体装置。
【請求項８】
前記第１電位は、回路動作の基準となる基準電位である、請求項１に記載の半導体装置。
【請求項９】
前記第１電位は、エミッタ電位である、請求項１に記載の半導体装置。
【請求項１０】
前記第２電位は、ゲート電位以外の電位である、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 4,100 文字）【背景技術】
【０００２】
特許文献１は、半導体基板、トレンチゲート構造、層間絶縁膜、ソース電極、分離絶縁膜およびゲートパッドを含む半導体装置を開示している。トレンチゲート構造は、半導体基板に形成されている。層間絶縁膜は、トレンチゲート構造の上に形成されている。ソース電極は、層間絶縁膜の上に形成されている。分離絶縁膜は、ソース電極の上に形成されている。ゲートパッドは、分離絶縁膜を介してソース電極の上に配置されている。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０２３／０１０６７３３号明細書
【０００４】
［概要］
本開示の一実施形態は、主面を有するチップと、前記主面に形成され、第１電位が付与されるトレンチ電極型のキャパシタ構造と、前記主面の上で前記キャパシタ構造を被覆する誘電膜と、前記誘電膜を介して前記キャパシタ構造と容量接続を形成するように前記誘電膜の上に配置され、前記第１電位とは異なる第２電位が付与されるパッド電極と含み、前記誘電膜は、前記キャパシタ構造を被覆する第１膜と、前記第１膜を挟んで前記キャパシタ構造を被覆するように前記第１膜の上に配置され、前記第１膜とは異なる誘電材料からなる第２膜とを含む、半導体装置を提供する。
【図面の簡単な説明】
【０００５】
図１は、第１形態に係る半導体装置の電気的構成例を示す回路図である。
図２は、図１に示す半導体装置の平面図である。
図３は、第１主面のレイアウト例を示す平面図である。
図４は、活性領域の一要部を示す拡大平面図である。
図５は、活性領域の別の一要部を示す拡大平面図である。
図６は、図４に示すVI-VI線に沿う断面図である。
図７は、図４に示すVII-VII線に沿う断面図である。
図８は、図５に示すVIII-VIII線に沿う断面図である。
図９は、モニタ領域の一要部を示す拡大平面図である。
図１０は、図９に示すX-X線に沿う断面図である。
図１１は、図９に示すXI-XI線に沿う断面図である。
図１２は、検温領域を示す拡大平面図である。
図１３は、図１２に示すXIII-XIII線に沿う断面図である。
図１４は、パッド領域内の構成を第１レイアウト例に係るキャパシタ構造と共に示す拡大平面図である。
図１５は、パッド領域の一要部を示す拡大平面図である。
図１６は、図１５に示すXVI-XVI線に沿う断面図である。
図１７は、図１５に示すXVII-XVII線に沿う断面図である。
図１８Ａは、第１形態に係る半導体装置の作製プロセスの一部を示す図である。
図１８Ｂは、図１８Ａの後の工程を示す図である。
図１８Ｃは、図１８Ｂの後の工程を示す図である。
図１８Ｄは、図１８Ｃの後の工程を示す図である。
図１９Ａは、第２レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｂは、第３レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｃは、第４レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｄは、第５レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｅは、第６レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｆは、第７レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｇは、第８レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｈは、第９レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｉは、第１０レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｊは、第１１レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｋは、第１２レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｌは、第１３レイアウト例に係るキャパシタ構造を示す平面図である。
図１９Ｍは、第１４レイアウト例に係るキャパシタ構造を示す平面図である。
図２０は、ゲートパッド電極側の電気テストを説明する平面図である。
図２１は、モニタパッド電極側の電気テストを説明する平面図である。
図２２は、アノードパッド電極側の電気テストを説明する平面図である。
図２３は、カソードパッド電極側の電気テストを説明する平面図である。
図２４は、第２形態に係る半導体装置の断面図である。
図２５は、第２形態に係る半導体装置の断面図である。
図２６Ａは、第２形態に係る半導体装置の作製プロセスの一部を示す図である。
図２６Ｂは、図２６Ａの後の工程を示す図である。
図２６Ｃは、図２６Ｂの後の工程を示す図である。
図２６Ｄは、図２６Ｃの後の工程を示す図である。
図２７は、第３形態に係る半導体装置のパッド領域の一要部を示す平面図である。
図２８は、第３形態に係る半導体装置のパッド領域の一要部を示す拡大平面図である。
図２９は、図２８に示すXXIX-XXIX線に沿う断面図である。
図３０は、図２８に示すXXX-XXX線に沿う断面図である。
図３１Ａは、第３形態に係る半導体装置の作製プロセスの一部を示す図である。
図３１Ｂは、図３１Ａの後の工程を示す図である。
図３１Ｃは、図３１Ｂの後の工程を示す図である。
図３２は、第４形態に係る半導体装置の一要部を示す断面図である。
図３３は、第５形態に係る半導体装置の一要部を示す断面図である。
図３４は、第６形態に係る半導体装置の一要部を示す断面図である。
図３５は、第７形態に係る半導体装置の第１主面のレイアウト例を示す平面図である。
図３６は、図３５に示す半導体装置の活性領域の一要部を示す拡大平面図である。
図３７は、図３６に示すXXXVII-XXXVII線に沿う断面図である。
図３８は、第８形態に係る半導体装置の一要部を示す断面図である。
図３９は、第９形態に係る半導体装置の一要部を示す断面図である。
図４０は、第１０形態に係る半導体装置の一要部を示す断面図である。
図４１は、第１１形態に係る半導体装置の一要部を示す断面図である。
図４２は、第１２形態に係る半導体装置の一要部を示す断面図である。
図４３は、第１～第１２形態に係る半導体装置の第１変形例を示す平面図である。
図４４は、第１～第１２形態に係る半導体装置の第２変形例を示す平面図である。
図４５は、第１～第１２形態に係る半導体装置の第３変形例を示す平面図である。
図４６は、第１～第１２形態に係る半導体装置の第４変形例を示す平面図である。
【０００６】
［詳細な説明］
以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
【０００７】
この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
【０００８】
以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。むろん、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
【０００９】
図１は、第１形態に係る半導体装置１Ａの電気的構成例を示す回路図である。半導体装置１Ａは、ゲートパッドＧＰ、エミッタパッドＥＰ、モニタパッドＭＰ、コレクタパッドＣｏＰ、アノードパッドＡＰ、カソードパッドＣａＰ、絶縁ゲート型のメイントランジスタ構造Ｔ１、絶縁ゲート型のモニタトランジスタ構造Ｔ２、および、感温ダイオード構造Ｄを含む。つまり、半導体装置１Ａは、半導体スイッチング装置である。
【００１０】
メイントランジスタ構造Ｔ１は、１つまたは複数のトランジスタ構造Ｔ３によって構成されている。メイントランジスタ構造Ｔ１は、この形態（this embodiment）では、複数（この形態では４個）のトランジスタ構造Ｔ３によって構成された並列回路を含む。トランジスタ構造Ｔ３は、ＭＩＳＦＥＴ構造およびＩＧＢＴ構造のいずれか一方または双方を含む。トランジスタ構造Ｔ３は、この形態では、トレンチゲート縦型のＩＧＢＴ構造を有している。
（【００１１】以降は省略されています）

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