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公開番号2025077632
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2023189973
出願日2023-11-07
発明の名称半導体装置
出願人ルネサスエレクトロニクス株式会社
代理人個人
主分類H10D 89/60 20250101AFI20250512BHJP()
要約【課題】異電源間に渡る信号を送受信する回路部のESD耐性を強化しつつ、回路動作電圧を確保できる半導体装置を提供する。
【解決手段】本開示に係る半導体装置は、第1回路領域と、第1回路領域の接地電圧とは異なる接地電圧の第2回路領域、第1保護素子、抵抗回路を備える半導体チップを有し、第1回路領域は、電源電圧が供給される第1端子、第1端子と電気的に接続する第1回路、第1端子及び第1回路と電気的に接続し、第1回路より消費電力が小さい第2回路を備え、第2回路領域は、第2回路と電気的に接続する第3回路を備え、第1回路及び第3回路は、第2回路を介して一方向もしくは双方向の信号の入出力を互いに行い、第1保護素子は、第1端子と第2回路とを電気的に接続する第1ノードと電気的に接続し、抵抗回路は、第1ノードと、第1端子と第1回路と第2回路とを電気的に接続し、第1ノードより上流に位置する第2ノードとの間に設けられる。
【選択図】図1
特許請求の範囲【請求項１】
第１回路領域と、前記第１回路領域の接地電圧とは異なる接地電圧の第２回路領域と、第１保護素子と、抵抗回路と、を備える半導体チップを有し、
前記第１回路領域は、
電源電圧が供給される第１端子と、
前記第１端子と電気的に接続する第１回路と、
前記第１端子及び前記第１回路と電気的に接続し、前記第１回路より消費電力が小さい第２回路と、を備え、
前記第２回路領域は、前記第２回路と電気的に接続する第３回路を備え、
前記第１回路及び前記第３回路は、前記第２回路を介して一方向もしくは双方向の信号の入出力を互いに行い、
前記第１保護素子は、前記第１端子と前記第２回路とを電気的に接続する第１ノードと電気的に接続し、
前記抵抗回路は、前記第１ノードと、前記第１端子と前記第１回路と前記第２回路とを電気的に接続し、前記第１ノードより上流に位置する第２ノードとの間に設けられる
半導体装置。
続きを表示（約 1,000 文字）【請求項２】
前記第２回路領域の接地電圧が供給され、前記第３回路に電気的に接続する第２端子と、
前記第１端子と前記第２端子とを電気的に短絡するように接続する第２保護素子と、をさらに備え、
前記抵抗回路のインピーダンス値は、前記第２保護素子のそれより大きい
請求項１に記載の半導体装置。
【請求項３】
前記第１回路領域は、アナログ回路領域であり、
前記第２回路領域は、デジタル回路領域である
請求項２に記載の半導体装置。
【請求項４】
前記第１回路から前記第２回路へ第１信号が出力され、
前記第１信号は、前記第２回路で第２信号へ処理された後、前記第３回路へ出力される
請求項３に記載の半導体装置。
【請求項５】
前記第１回路は、複数段のインバータ回路で構成されたリング発振器であり、
前記第２回路は、インバータ回路である
請求項４に記載の半導体装置。
【請求項６】
前記第１回路領域は、ＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）専用で使用される電源電圧と接地電圧が供給される回路領域であり、
前記第２回路領域は、半導体チップ共通で使用される電源電圧と接地電圧が供給される回路領域である
請求項２に記載の半導体装置。
【請求項７】
前記第２回路領域は、電源電圧および接地電圧が供給される配線、ウェル及び拡散層の各面積が、前記第１回路領域のそれよりも大きい
請求項２に記載の半導体装置。
【請求項８】
前記第３回路から前記第２回路へ第１信号が出力され、
前記第１信号は、前記第２回路で第２信号へ処理された後、前記第１回路へ出力される
請求項３に記載の半導体装置。
【請求項９】
前記第１回路は、任意の電圧を出力するレギュレータ回路であり、
前記第２回路は、ユニティゲインバッファ回路である
請求項４に記載の半導体装置。
【請求項１０】
前記第１回路と、前記第２回路と、前記第３回路は、レベルシフタを構成し、
前記第１回路は、前記レベルシフタの信号出力回路であり、
前記第２回路は、複数段のインバータ回路であり、
前記第３回路は、前記レベルシフタの信号入力回路である
請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関し、特に保護素子を備える半導体装置に関する。
続きを表示（約 1,200 文字）【背景技術】
【０００２】
ＣＤＭ（ＣｈａｒｇｅｄＤｅｖｉｃｅＭｏｄｅｌ）試験とは、半導体チップにおける静電気の放電モデルを用いた耐圧評価方法である。半導体チップ全体が帯電した状態にして、試験ピンにグランド端子（接地導体）を接触させて放電させることにより、ＣＤＭ耐圧を評価する。
【０００３】
半導体プロセスにおいて、微細化によるＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタのゲート酸化膜の薄膜化が進み、ゲート耐圧の低下が顕著となっている。そのため、ＥＳＤ（Ｅｌｅｃｔｒｏ－ＳｔａｔｉｃＤｉｓｃｈａｒｇｅ：静電気放電）耐性を評価する静電気破壊試験時（特にＣＤＭ試験時）に、ＭＯＳトランジスタのゲート破壊が発生する可能性が高くなる。この傾向は、特に、アナログ回路とデジタル回路が混載され、それぞれに異なる電源を供給する半導体チップにおいて、異電源間に渡る信号を送受信するＭＯＳトランジスタにおいて顕著である。
【０００４】
特許文献１には、バイアス回路とクロック発振器と間の内部ノードに保護素子を接続し、内部ノードとアナログ回路の電源との間に保護抵抗を挿入した半導体装置が開示されている。
【０００５】
これにより、ＥＳＤ放電経路を形成して、保護抵抗にＥＳＤ電流の一部を流し、アナログ回路の電源と内部ノードとの間に電圧降下を発生させ、異電源間を渡る信号線に加わるＥＳＤストレス電圧を分圧し、低減することが可能となる。
【先行技術文献】
【特許文献】
【０００６】
特開２０１７－０３７９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
３ｎｍプロセス製品などの高集積化された半導体チップでは、抵抗値の大きい保護抵抗を挿入すると、クロック周波数の高速化要求、アナログ回路の電源電圧の低下などの影響により、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ：位相同期回路）が動作できなくなる場合がある。
【０００８】
この問題を解決するためには、発振器への供給電流を大きくする必要がある。しかしながら、保護抵抗の抵抗値が大きいと、通常動作時にアナログ回路の電源と内部ノードとの間の電圧降下が大きくなるため、内部ノードの電圧が下がり、発振器が動作できなくなってくる。
【０００９】
プロセス微細化によるトランジスタの耐圧低下に伴い、アナログ回路の電源電圧を下げる必要がある。そのため、アナログ回路の電源と内部ノードとの間の電圧降下量のマージンが従来技術よりも小さくなり、抵抗値の大きい保護抵抗を使用することが、回路設計上困難となってきている。
【００１０】
その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
（【００１１】以降は省略されています）

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