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公開番号2025077556
公報種別公開特許公報(A)
公開日2025-05-19
出願番号2023189836
出願日2023-11-07
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 30/60 20250101AFI20250512BHJP()
要約【課題】ドレイン電流-ゲート電圧(Ids-Vgs)特性にハンプ現象が発生することを抑制することができる半導体装置を提供する。
【解決手段】主面を有するチップ2と、主面にアクティブ領域14nを区画するトレンチ絶縁構造13と、アクティブ領域14に形成された第1導電型のウェル領域と、ウェル領域上にゲート絶縁膜を介して形成されたゲート電極38と、ゲート電極38に対して第1方向Xの一方側に形成された第1不純物領域22nと、第2方向Yにおけるトレンチ絶縁構造13のエッジ部15,16において第1不純物領域22nとトレンチ絶縁構造13との間に形成された第1低濃度不純物領域25nと、ゲート電極38に対して第1方向Xの他方側に形成された第2不純物領域23nとを含む、半導体装置1を提供する。
【選択図】図2
特許請求の範囲【請求項１】
主面を有するチップと、
前記主面にアクティブ領域を区画するトレンチ絶縁構造と、
前記アクティブ領域に形成された第１導電型のウェル領域と、
前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に対して第１方向の一方側に形成され、前記第１方向に直交する第２方向に延びる第２導電型の第１不純物領域と、
前記第２方向における前記トレンチ絶縁構造のエッジ部において前記第１不純物領域と前記トレンチ絶縁構造との間に形成され、前記第１不純物領域よりも低い不純物濃度を有する第１低濃度不純物領域と、
前記ゲート電極に対して第１方向の他方側に形成され、前記第２方向に延びる第２導電型の第２不純物領域とを含む、半導体装置。
続きを表示（約 1,500 文字）【請求項２】
主面を有するチップと、
前記主面にアクティブ領域を区画するトレンチ絶縁構造と、
前記アクティブ領域に形成された第１導電型のウェル領域と、
前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極に対して第１方向の一方側に形成され、前記第１方向に直交する第２方向に延びる第２導電型の第１不純物領域と、
前記第２方向における前記トレンチ絶縁構造のエッジ部において前記第１不純物領域と前記トレンチ絶縁構造との間に形成され、前記第１不純物領域よりも低い不純物濃度を有する第１低濃度不純物領域と、
前記ゲート電極に対して第１方向の他方側に形成され、前記第２方向に延びる第２導電型の第２不純物領域と、
前記アクティブ領域上に選択的に形成されたシリサイド層とを含み、
前記シリサイド層は、前記第１不純物領域における前記主面を被覆し、かつ前記第１低濃度不純物領域における前記主面を露出させるように形成されている、半導体装置。
【請求項３】
前記第２方向における前記トレンチ絶縁構造のエッジ部において前記第２不純物領域と前記トレンチ絶縁構造との間に形成され、前記第２不純物領域よりも低い不純物濃度を有する第２低濃度不純物領域をさらに含む、請求項１または２に記載の半導体装置。
【請求項４】
前記アクティブ領域上に選択的に形成されたシリサイド層をさらに含み、
前記シリサイド層は、前記第１不純物領域における前記主面を被覆し、かつ前記第１低濃度不純物領域における前記主面を露出させるように形成されている、請求項１に記載の半導体装置。
【請求項５】
前記シリサイド層は、さらに、前記第１方向において前記第１不純物領域に隣接する前記ゲート電極のゲート本体部の上面を被覆し、かつ前記第１方向において前記第１低濃度不純物領域に隣接する前記ゲート電極のゲートエッジ部の上面を露出させるように形成されている、請求項２または４に記載の半導体装置。
【請求項６】
前記トレンチ絶縁構造の前記エッジ部は、前記トレンチ絶縁構造と前記アクティブ領域との境界から前記アクティブ領域の内側に０．１μｍ以上１．０μｍ以下の幅で設定されたアクティブ周縁領域を含む、請求項１または２に記載の半導体装置。
【請求項７】
前記ウェル領域は、前記第２方向において一方側の前記トレンチ絶縁構造との境界から他方側の前記トレンチ絶縁構造との境界まで一定の不純物濃度を有している、請求項１または２に記載の半導体装置。
【請求項８】
前記ゲート電極は、前記第２方向に延びる平面視長方形状に形成されている、請求項１または２に記載の半導体装置。
【請求項９】
前記第１低濃度不純物領域は、前記第２方向における一方側および他方側の前記トレンチ絶縁構造の各前記エッジ部において前記第１方向に沿って形成された一対の第１部分と、前記一対の第１部分を接続し、前記ゲート電極の近傍において前記第２方向に沿って形成された第２部分とを一体的に含み、
前記第１不純物領域は、前記一対の第１部分および前記第２部分により三方から前記第１低濃度不純物領域に取り囲まれている、請求項８に記載の半導体装置。
【請求項１０】
前記ゲート電極の側面に形成されたサイドウォールをさらに含み、
前記第１低濃度不純物領域の前記第２部分は、前記サイドウォールに被覆されている、請求項９に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
たとえば、特許文献１は、浅溝分離（ＳＴＩ）構造のディボットの形成を制限する方法を開示している。特許文献１の方法は、シリコン領域に形成されたトレンチに堆積された酸化物を設けるステップと、シリコン領域の上層を酸化してシリコン領域の上面に熱酸化物層を形成するステップと、熱酸化物を堆積された酸化物に対して選択的にエッチングするステップとを含む。
【先行技術文献】
【特許文献】
【０００３】
特表２００５－５１００８０号公報
【０００４】
［概要］
本開示の一実施形態は、主面を有するチップと、前記主面にアクティブ領域を区画するトレンチ絶縁構造と、前記アクティブ領域に形成された第１導電型のウェル領域と、前記ウェル領域上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極に対して第１方向の一方側に形成され、前記第１方向に直交する第２方向に延びる第２導電型の第１不純物領域と、前記第２方向における前記トレンチ絶縁構造のエッジ部において前記第１不純物領域と前記トレンチ絶縁構造との間に形成され、前記第１不純物領域よりも低い不純物濃度を有する第１低濃度不純物領域と、前記ゲート電極に対して第１方向の他方側に形成され、前記第２方向に延びる第２導電型の第２不純物領域とを含む、半導体装置を提供する。
【図面の簡単な説明】
【０００５】
図１は、本開示の第１実施形態に係る半導体装置の模式的な平面図である。
図２は、図１の半導体装置の拡大平面図である。
図３は、図１の半導体装置の拡大平面図である。
図４は、図２のIV－IV線における断面を示す図である。
図５は、図２のV－V線における断面を示す図である。
図６は、図２のVI－VI線における断面を示す図である。
図７は、図２のVII－VII線における断面を示す図である。
図８は、図７の二点鎖線VIIIで囲まれた部分の拡大図である。
図９Ａは、前記半導体装置の製造工程の一部を示す図である。
図９Ｂは、前記半導体装置の製造工程の一部を示す図である。
図１０Ａは、図９Ａの後の工程を示す図である。
図１０Ｂは、図９Ｂの後の工程を示す図である。
図１１Ａは、図１０Ａの後の工程を示す図である。
図１１Ｂは、図１０Ｂの後の工程を示す図である。
図１２Ａは、図１１Ａの後の工程を示す図である。
図１２Ｂは、図１１Ｂの後の工程を示す図である。
図１３Ａは、図１２Ａの後の工程を示す図である。
図１３Ｂは、図１２Ｂの後の工程を示す図である。
図１４Ａは、図１３Ａの後の工程を示す図である。
図１４Ｂは、図１３Ｂの後の工程を示す図である。
図１５Ａは、図１４Ａの後の工程を示す図である。
図１５Ｂは、図１４Ｂの後の工程を示す図である。
図１６Ａは、図１５Ａの後の工程を示す図である。
図１６Ｂは、図１５Ｂの後の工程を示す図である。
図１７Ａは、図１６Ａの後の工程を示す図である。
図１７Ｂは、図１６Ｂの後の工程を示す図である。
図１８は、ソース・ドレイン領域の形成時に使用するマスクパターンを示す図である。
図１９は、トランジスタの静特性を示す図である。
図２０は、本開示の第２実施形態に係る半導体装置の模式的な平面図である。
図２１は、図２０のXXI－XXI線における断面を示す図である。
図２２は、図２０のXXII－XXII線における断面を示す図である。
【０００６】
［詳細な説明］
次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
【０００７】
以下では、複数のトランジスタの配列方向が第１方向Ｘと定義され、当該配列方向に直交する方向が第２方向Ｙと定義され、チップ２の厚さ方向が第３方向Ｚと定義されている。第１方向Ｘ、第２方向Ｙおよび第３方向Ｚの定義は、これに限らない。
【０００８】
＜半導体装置１の概要＞
図１は、本開示の第１実施形態に係る半導体装置１の模式的な平面図である。図１を参照して、半導体装置１は、たとえば、共通のチップ２上に複数の素子が搭載された複合素子であり、ＣＭＯＳエリア３を含む。ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４が形成されている。図１では示されていないが、チップ２には、ＣＭＯＳエリア３以外に、たとえば、ＤＭＯＳトランジスタが形成されたＤＭＯＳエリア、バイポーラトランジスタが形成されたバイポーラエリア、抵抗素子、キャパシタ等の受動素子が形成された受動素子エリア等が形成されていてもよい。
【０００９】
ＣＭＯＳエリア３には、ＣＭＯＳトランジスタ４として、たとえば、低耐圧ＣＭＯＳトランジスタ５、中耐圧ＣＭＯＳトランジスタ、および高耐圧トランジスタが形成されていてもよい。低耐圧ＣＭＯＳトランジスタ５は、たとえば、１．０Ｖ以上４．０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。中耐圧ＣＭＯＳトランジスタは、たとえば、４．０Ｖ以上７．０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。高耐圧ＣＭＯＳトランジスタは、たとえば、７Ｖ以上６０Ｖ以下の定格電圧を有するＣＭＯＳトランジスタであってもよい。定格電圧は、各ＣＭＯＳトランジスタのソース－ドレイン間に印加される電圧の最大許容値の範囲で定義してもよい。また、各ＣＭＯＳトランジスタの定格電圧は、各ＣＭＯＳトランジスタ４の耐圧と言い換えてもよい。
【００１０】
以下では、低耐圧ＣＭＯＳトランジスタ５の構造、特に低耐圧ｎ型チャネルトランジスタ６ｎの構造について詳しく説明するが、低耐圧ｎ型チャネルトランジスタ６ｎの構造は、低耐圧ｐ型チャネルトランジスタ６ｐ、中耐圧ＣＭＯＳトランジスタおよび高耐圧ＣＭＯＳトランジスタにも適用することができる。
（【００１１】以降は省略されています）

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