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公開番号2025075605
公報種別公開特許公報(A)
公開日2025-05-15
出願番号2023186894
出願日2023-10-31
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 84/80 20250101AFI20250508BHJP()
要約【課題】新規な構成を有する半導体装置を提供する。
【解決手段】半導体装置1Aは、第1ゲート閾電圧Vth1を有する第1ゲート構造50と、第1ゲート閾電圧Vth1よりも高い第2ゲート閾電圧Vth2を有する第2ゲート構造70と、第1ゲート構造50および第2ゲート構造70の双方に電気的に接続されるようにチップ2の上に配置され、通常動作時に第2ゲート閾電圧Vth2よりも高いゲート電圧VGを伝達し、アクティブクランプ動作時に第1ゲート閾電圧Vth1以上第2ゲート閾電圧Vth2未満のクランプ電圧VCLを伝達するゲート配線32と、を含む。
【選択図】図22
特許請求の範囲【請求項１】
チップと、
前記チップに形成され、第１閾電圧を有する第１ゲートと、
前記チップに形成され、前記第１閾電圧よりも高い第２閾電圧を有する第２ゲートと、
前記第１ゲートおよび前記第２ゲートの双方に電気的に接続されるように前記チップの上に配置され、通常動作時に前記第２閾電圧よりも高いゲート電圧を伝達し、アクティブクランプ動作時に前記第１閾電圧以上前記第２閾電圧未満のクランプ電圧を伝達するゲート配線と、を含む、半導体装置。
続きを表示（約 750 文字）【請求項２】
前記第１閾電圧および前記第２閾電圧の差分値は、０．２５Ｖ以上２Ｖ以下である、請求項１に記載の半導体装置。
【請求項３】
前記第１ゲートは、ポリシリコンを含む第１電極、および、前記第１電極の内部に形成されたｎ型の第１不純物領域を含み、
前記第２ゲートは、ポリシリコンを含む第２電極、および、前記第２電極の内部に形成されたｐ型の第２不純物領域を含む、請求項１に記載の半導体装置。
【請求項４】
前記第１不純物領域は、厚さ方向下側に向けて低下する濃度勾配を有している、請求項３に記載の半導体装置。
【請求項５】
前記第２不純物領域は、厚さ方向下側に向けて低下する濃度勾配を有している、請求項３に記載の半導体装置。
【請求項６】
前記第１不純物領域は、前記第１電極の全域に形成されている、請求項３に記載の半導体装置。
【請求項７】
前記第２不純物領域は、前記第２電極の全域に形成されている、請求項３に記載の半導体装置。
【請求項８】
前記チップ内で前記第１ゲートに沿って形成されたｐ型の第１コンタクト領域と、
前記チップ内で前記第２ゲートに沿って形成されたｐ型の第２コンタクト領域と、をさらに含む、請求項３に記載の半導体装置。
【請求項９】
前記第１コンタクト領域は、前記第２不純物領域の不純物濃度と等しい不純物濃度を有している、請求項８に記載の半導体装置。
【請求項１０】
前記第２コンタクト領域は、前記第２不純物領域の不純物濃度と等しい不純物濃度を有している、請求項８に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関する。
続きを表示（約 1,500 文字）【背景技術】
【０００２】
特許文献１（US2018/0183433A1）は、並列接続された３つのトランジスタを備えた半導体装置を開示している。３つのトランジスタは、伝送経路に並列接続された３つの抵抗を介して異なるタイミングでオン状態からオフ状態に制御される。
【先行技術文献】
【特許文献】
【０００３】
米国特許出願公開第２０１８－０１８３４３３号明細書
【０００４】
［概要］
本開示は、新規な構成を有する半導体装置を提供する。
【０００５】
本開示は、チップと、前記チップに形成され、第１閾電圧を有する第１ゲートと、前記チップに形成され、前記第１閾電圧よりも高い第２閾電圧を有する第２ゲートと、前記第１ゲートおよび前記第２ゲートの双方に電気的に接続されるように前記チップの上に配置され、通常動作時に前記第２閾電圧よりも高いゲート電圧を伝達し、アクティブクランプ動作時に前記第１閾電圧以上前記第２閾電圧未満のクランプ電圧を伝達するゲート配線と、を含む、半導体装置を提供する。
【０００６】
本開示は、チップと、前記チップに形成され、第１閾電圧を有する第１ゲートと、前記チップに形成され、前記第１閾電圧よりも高い第２閾電圧を有する第２ゲートと、を含み、通常動作時に前記第２閾電圧よりも高いゲート電圧が前記第１ゲートおよび前記第２ゲートの双方に伝達され、アクティブクランプ動作時に前記第１閾電圧以上前記第２閾電圧未満のクランプ電圧が前記第１ゲートおよび前記第２ゲートの双方に伝達される、半導体装置を提供する。
【０００７】
本開示は、チップと、前記チップに形成され、第１閾電圧を有する第１ゲートと、前記チップに形成され、前記第１閾電圧よりも高い第２閾電圧を有する第２ゲートと、を含み、通常動作時に前記第１ゲートおよび前記第２ゲートの双方がオン状態に制御され、アクティブクランプ動作時に前記第１ゲートがオン状態に制御される一方で前記第２ゲートがオフ状態に制御される、半導体装置を提供する。
【０００８】
本開示は、第１ゲート閾電圧を有する第１トランジスタと、前記第１ゲート閾電圧よりも高い第２ゲート閾電圧を有する第２トランジスタと、前記第１トランジスタおよび前記第２トランジスタの双方に電気的に接続され、通常動作時に前記第２ゲート閾電圧よりも高いゲート電圧を伝達し、アクティブクランプ動作時に前記第１ゲート閾電圧以上前記第２ゲート閾電圧未満のクランプ電圧を伝達するゲート配線と、を含む、半導体装置を提供する。
【０００９】
本開示は、第１ゲート閾電圧を有する第１トランジスタと、前記第１ゲート閾電圧よりも高い第２ゲート閾電圧を有する第２トランジスタと、を含み、通常動作時に前記第２ゲート閾電圧よりも高いゲート電圧が前記第１トランジスタおよび前記第２トランジスタの双方に伝達され、アクティブクランプ動作時に前記第１ゲート閾電圧以上前記第２ゲート閾電圧未満のクランプ電圧が前記第１トランジスタおよび前記第２トランジスタの双方に伝達される、半導体装置を提供する。
【００１０】
本開示は、第１ゲート閾電圧を有する第１トランジスタと、前記第１ゲート閾電圧よりも高い第２ゲート閾電圧を有する第２トランジスタと、を含み、通常動作時に前記第１トランジスタおよび前記第２トランジスタの双方がオン状態に制御され、アクティブクランプ動作時に前記第１トランジスタがオン状態に制御される一方で前記第２トランジスタがオフ状態に制御される、半導体装置を提供する。
（【００１１】以降は省略されています）

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