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公開番号2025075605
公報種別公開特許公報(A)
公開日2025-05-15
出願番号2023186894
出願日2023-10-31
発明の名称半導体装置
出願人ローム株式会社
代理人弁理士法人あい特許事務所
主分類H10D 84/80 20250101AFI20250508BHJP()
要約【課題】新規な構成を有する半導体装置を提供する。
【解決手段】半導体装置1Aは、第1ゲート閾電圧Vth1を有する第1ゲート構造50と、第1ゲート閾電圧Vth1よりも高い第2ゲート閾電圧Vth2を有する第2ゲート構造70と、第1ゲート構造50および第2ゲート構造70の双方に電気的に接続されるようにチップ2の上に配置され、通常動作時に第2ゲート閾電圧Vth2よりも高いゲート電圧VGを伝達し、アクティブクランプ動作時に第1ゲート閾電圧Vth1以上第2ゲート閾電圧Vth2未満のクランプ電圧VCLを伝達するゲート配線32と、を含む。
【選択図】図22
特許請求の範囲【請求項1】
チップと、
前記チップに形成され、第1閾電圧を有する第1ゲートと、
前記チップに形成され、前記第1閾電圧よりも高い第2閾電圧を有する第2ゲートと、
前記第1ゲートおよび前記第2ゲートの双方に電気的に接続されるように前記チップの上に配置され、通常動作時に前記第2閾電圧よりも高いゲート電圧を伝達し、アクティブクランプ動作時に前記第1閾電圧以上前記第2閾電圧未満のクランプ電圧を伝達するゲート配線と、を含む、半導体装置。
続きを表示(約 750 文字)【請求項2】
前記第1閾電圧および前記第2閾電圧の差分値は、0.25V以上2V以下である、請求項1に記載の半導体装置。
【請求項3】
前記第1ゲートは、ポリシリコンを含む第1電極、および、前記第1電極の内部に形成されたn型の第1不純物領域を含み、
前記第2ゲートは、ポリシリコンを含む第2電極、および、前記第2電極の内部に形成されたp型の第2不純物領域を含む、請求項1に記載の半導体装置。
【請求項4】
前記第1不純物領域は、厚さ方向下側に向けて低下する濃度勾配を有している、請求項3に記載の半導体装置。
【請求項5】
前記第2不純物領域は、厚さ方向下側に向けて低下する濃度勾配を有している、請求項3に記載の半導体装置。
【請求項6】
前記第1不純物領域は、前記第1電極の全域に形成されている、請求項3に記載の半導体装置。
【請求項7】
前記第2不純物領域は、前記第2電極の全域に形成されている、請求項3に記載の半導体装置。
【請求項8】
前記チップ内で前記第1ゲートに沿って形成されたp型の第1コンタクト領域と、
前記チップ内で前記第2ゲートに沿って形成されたp型の第2コンタクト領域と、をさらに含む、請求項3に記載の半導体装置。
【請求項9】
前記第1コンタクト領域は、前記第2不純物領域の不純物濃度と等しい不純物濃度を有している、請求項8に記載の半導体装置。
【請求項10】
前記第2コンタクト領域は、前記第2不純物領域の不純物濃度と等しい不純物濃度を有している、請求項8に記載の半導体装置。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本開示は、半導体装置に関する。
続きを表示(約 1,500 文字)【背景技術】
【0002】
特許文献1(US2018/0183433A1)は、並列接続された3つのトランジスタを備えた半導体装置を開示している。3つのトランジスタは、伝送経路に並列接続された3つの抵抗を介して異なるタイミングでオン状態からオフ状態に制御される。
【先行技術文献】
【特許文献】
【0003】
米国特許出願公開第2018-0183433号明細書
【0004】
[概要]
本開示は、新規な構成を有する半導体装置を提供する。
【0005】
本開示は、チップと、前記チップに形成され、第1閾電圧を有する第1ゲートと、前記チップに形成され、前記第1閾電圧よりも高い第2閾電圧を有する第2ゲートと、前記第1ゲートおよび前記第2ゲートの双方に電気的に接続されるように前記チップの上に配置され、通常動作時に前記第2閾電圧よりも高いゲート電圧を伝達し、アクティブクランプ動作時に前記第1閾電圧以上前記第2閾電圧未満のクランプ電圧を伝達するゲート配線と、を含む、半導体装置を提供する。
【0006】
本開示は、チップと、前記チップに形成され、第1閾電圧を有する第1ゲートと、前記チップに形成され、前記第1閾電圧よりも高い第2閾電圧を有する第2ゲートと、を含み、通常動作時に前記第2閾電圧よりも高いゲート電圧が前記第1ゲートおよび前記第2ゲートの双方に伝達され、アクティブクランプ動作時に前記第1閾電圧以上前記第2閾電圧未満のクランプ電圧が前記第1ゲートおよび前記第2ゲートの双方に伝達される、半導体装置を提供する。
【0007】
本開示は、チップと、前記チップに形成され、第1閾電圧を有する第1ゲートと、前記チップに形成され、前記第1閾電圧よりも高い第2閾電圧を有する第2ゲートと、を含み、通常動作時に前記第1ゲートおよび前記第2ゲートの双方がオン状態に制御され、アクティブクランプ動作時に前記第1ゲートがオン状態に制御される一方で前記第2ゲートがオフ状態に制御される、半導体装置を提供する。
【0008】
本開示は、第1ゲート閾電圧を有する第1トランジスタと、前記第1ゲート閾電圧よりも高い第2ゲート閾電圧を有する第2トランジスタと、前記第1トランジスタおよび前記第2トランジスタの双方に電気的に接続され、通常動作時に前記第2ゲート閾電圧よりも高いゲート電圧を伝達し、アクティブクランプ動作時に前記第1ゲート閾電圧以上前記第2ゲート閾電圧未満のクランプ電圧を伝達するゲート配線と、を含む、半導体装置を提供する。
【0009】
本開示は、第1ゲート閾電圧を有する第1トランジスタと、前記第1ゲート閾電圧よりも高い第2ゲート閾電圧を有する第2トランジスタと、を含み、通常動作時に前記第2ゲート閾電圧よりも高いゲート電圧が前記第1トランジスタおよび前記第2トランジスタの双方に伝達され、アクティブクランプ動作時に前記第1ゲート閾電圧以上前記第2ゲート閾電圧未満のクランプ電圧が前記第1トランジスタおよび前記第2トランジスタの双方に伝達される、半導体装置を提供する。
【0010】
本開示は、第1ゲート閾電圧を有する第1トランジスタと、前記第1ゲート閾電圧よりも高い第2ゲート閾電圧を有する第2トランジスタと、を含み、通常動作時に前記第1トランジスタおよび前記第2トランジスタの双方がオン状態に制御され、アクティブクランプ動作時に前記第1トランジスタがオン状態に制御される一方で前記第2トランジスタがオフ状態に制御される、半導体装置を提供する。
(【0011】以降は省略されています)

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