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公開番号2025091820
公報種別公開特許公報(A)
公開日2025-06-19
出願番号2023207297
出願日2023-12-07
発明の名称半導体素子および撮像装置
出願人株式会社ニコン
代理人個人,個人,個人
主分類H10F 39/12 20250101AFI20250612BHJP()
要約【課題】赤外の信号とともに、可視光の信号を出力する。
【解決手段】半導体素子10は、第1基板100と、第1基板100に積層され、第1基板100よりも面積が小さい第2基板200と、第2基板200に積層され、第2基板200よりも面積が大きい第3基板300と、第2基板200の外側に設けられ、第1基板100と第3基板300とを接続する接続部500と、を備える。
【選択図】図4
特許請求の範囲【請求項1】
第1基板と、
前記第1基板に積層され、前記第1基板よりも面積が小さい第2基板と、
前記第2基板に積層され、前記第2基板よりも面積が大きい第3基板と、
前記第2基板の外側に設けられ、前記第1基板と前記第3基板とを接続する接続部と、
を備える半導体素子。
続きを表示(約 810 文字)【請求項2】
請求項1に記載の半導体素子において、
前記第1基板は、光を光電変換する第1光電変換部を有し、
前記第2基板は、光を光電変換する第2光電変換部を有し、
前記第3基板は、前記第2光電変換部で光電変換された電荷に基づく信号を読み出す読出回路を有する半導体素子。
【請求項3】
請求項1または2に記載の半導体素子において、
前記接続部は、前記第2基板の外側において、前記第1基板と前記第3基板との間にできる空間に設けられる半導体素子。
【請求項4】
請求項3に記載の半導体素子において、
前記接続部は、前記空間を充填する半導体素子。
【請求項5】
請求項1または2に記載の半導体素子において、
前記接続部は、絶縁体からなる半導体素子。
【請求項6】
請求項1または2に記載の半導体素子において、
前記接続部は、導電体からなる半導体素子。
【請求項7】
請求項6に記載の半導体素子において、
前記接続部は、前記第1基板と前記第3基板とを電気的に接続する導電体からなる半導体素子。
【請求項8】
請求項2に記載の半導体素子において、
前記接続部は、絶縁体と、前記絶縁体を貫通し、前記第1基板と前記第3基板とを電気的に接続する導電体と、を有する半導体素子。
【請求項9】
請求項8に記載の半導体素子において、
前記導電体は、前記読出回路により読み出された信号を前記第1基板に伝送する半導体素子。
【請求項10】
請求項2に記載の半導体素子において、
前記第1基板は、前記第1光電変換部で光電変換された電荷に基づく信号を読み出す第1読出回路を有する半導体素子。
(【請求項11】以降は省略されています)

発明の詳細な説明【技術分野】
【0001】
本発明は、半導体素子および撮像装置に関する。
続きを表示(約 2,000 文字)【背景技術】
【0002】
赤外センサが知られている(特許文献1参照)。赤外の信号とともに、可視光の信号を出力することが求められている。
【先行技術文献】
【特許文献】
【0003】
特開2015-103735号公報
【発明の概要】
【0004】
本発明の一態様に係る半導体素子は、第1基板と、前記第1基板に積層され、前記第1基板よりも面積が小さい第2基板と、前記第2基板に積層され、前記第2基板よりも面積が大きい第3基板と、前記第2基板の外側に設けられ、前記第1基板と前記第3基板とを接続する接続部と、を備える。
【図面の簡単な説明】
【0005】
半導体素子の模式的な分解斜視図である。
図1の半導体素子の第1基板における第1画素部および第1制御部の電気構造の一例を示す平面図である。
図2の半導体素子の第1画素の回路図の例である。
図1の半導体素子の第2基板におけるフォトダイオードアレイおよび第3基板の第2制御部の電気構造の一例を示す平面図である。
図4の半導体素子の第2画素の回路図の例である。
図4の半導体素子の第2画素の平面レイアウトの例である。
図1の半導体素子の平面図である。
図7の半導体素子のA-A’線に沿った断面図である。
図7の半導体素子のB-B’線に沿った断面図である。
第1実施形態の一工程を説明するための図である。
第1実施形態の一工程を説明するための図である。
第1実施形態の一工程を説明するための図である。
第1実施形態の一工程を説明するための図である。
第1実施形態の一工程を説明するための図である。
第1実施形態の一工程を説明するための図である。
第1実施形態の一工程を説明するための図である。
第2実施形態の半導体素子の平面図である。
図13の半導体素子のC-C’線に沿った断面図である。
第2実施形態の一工程を説明するための図である。
第2実施形態の一工程を説明するための図である。
第3実施形態の半導体素子の平面図である。
図17の半導体素子のD-D’線に沿った断面図である。
第3実施形態の一工程を説明するための図である。
第3実施形態の一工程を説明するための図である。
第4実施形態の半導体素子の平面図である。
図21の半導体素子のE-E’に沿った断面図である。
第5実施形態の半導体素子の平面図である。
図23の半導体素子のF-F’線に沿った断面図である。
【発明を実施するための形態】
【0006】
(第1実施形態)
以下、図面を参照して本発明を実施するための形態について説明する。図1は、半導体素子10の模式的な分解斜視図である。図1は第1基板100、第2基板200、第3基板300を互いに離した状態で示す。半導体素子10は、第1基板100と、第1基板100に積層され、第1基板100よりも面積が小さい第2基板200と、第2基板200に積層され、第2基板200よりも面積が大きい第3基板300と、を備える。
【0007】
第1基板100は、第1画素部110と第1制御部120と第1出力部130とを備える。第1画素部110、第1制御部120および第1出力部130は、フォトリソグラフィ技術により、第1基板100上に形成されている。
【0008】
図2は、図1の半導体素子の第1基板における第1画素部110および第1制御部120の電気構造の一例を示す平面図である。第1画素部110は、行方向および列方向に、複数の第1画素ブロック111を有する。第1画素ブロック111は、第1画素部110の面内を所定の領域に分割したブロックである。第1画素ブロック111は、複数の第1画素112を備える。第1画素112は、フォトダイオードなどの光を光電変換する光電変換素子を含む。第1画素112の光電変換素子は、光を光電変換する第1光電変換部の一例である。
【0009】
第1画素部110は、マトリックス状に配列された複数の第1画素112からなる。第1画素112は、第1光電変換部と、後述する第1読出部とを有する。第1制御部120の制御により、第1画素部110は、受光した入射光に応じた電気信号を出力する。
【0010】
第1制御部120は、第1制御回路121、第1垂直走査回路122と、第1カラム信号処理回路123と、第1水平走査回路124と、第1出力回路125と、を有する。
(【0011】以降は省略されています)

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