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公開番号2025093263
公報種別公開特許公報(A)
公開日2025-06-23
出願番号2024016579
出願日2024-02-06
発明の名称半導体装置及びその製造方法
出願人聯華電子股ふん有限公司
代理人個人,個人
主分類H10B 43/00 20230101AFI20250616BHJP()
要約【課題】メモリセルのサイズを縮小し、メモリセルの動作速度を向上させる。
【解決手段】第1のメモリゲートは、基板上に配置される。第2メモリゲートは、基板上に配置される。選択ゲートは、基板上であって、第1のメモリゲートと第2のメモリゲートとの間に配置される。前記内部スペーサは、前記選択ゲートの側面上に配置され、前記第1メモリゲート及び前記第2メモリゲートのそれぞれは、その上端に配置されたキャッピング層を含み、前記キャッピング層のそれぞれは、前記選択ゲートに面する湾曲した側面を有し、前記内部スペーサの上端は、前記キャッピング層のそれぞれの下端に隣接する。
【選択図】図1
特許請求の範囲【請求項１】
半導体装置であって、
基板上に配置された第１のメモリゲートと、
前記基板上に配置された第２のメモリゲートと、
前記基板上で、前記第１のメモリゲートと前記第２のメモリゲートとの間に配置された選択ゲートと、
前記選択ゲートの側面上に配置された内部スペーサであって、前記第１のメモリゲート及び前記第２のメモリゲートの各々は、その上端に配置されたキャッピング層を含み、前記キャッピング層の各々は、前記選択ゲートに対向する湾曲した側面を有し、前記内部スペーサの上端は、前記キャッピング層の各々の下端に隣接する、内部スペーサと、を含む、半導体装置。
続きを表示（約 810 文字）【請求項２】
前記第１のメモリゲートの外部表面上かつ前記第２のメモリゲートの外部表面上に配置された外部スペーサであって、前記外部スペーサの上端は前記キャッピング層の各々の上部表面と位置合わせされる、外部スペーサをさらに含む、請求項１に記載の半導体装置。
【請求項３】
前記内部スペーサおよび前記外部スペーサの各々は、多層構造であり、前記外部スペーサの層の数の方が前記内部スペーサの層の数よりも大きい、請求項２に記載の半導体装置。
【請求項４】
前記基板内に配置された２つのドープ領域であって、前記ドープ領域のうちの１つは前記第１のメモリゲートに隣接し、前記ドープ領域のもう１つは前記第２のメモリゲートに隣接している、２つのドープ領域をさらに含む、請求項１に記載の半導体装置。
【請求項５】
前記第１のメモリゲートおよび前記第２のメモリゲートの各々は、前記基板上に順次配置されたゲート絶縁層、電荷蓄積層、ブロッキング絶縁層および導電性ゲート層をさらに含む、請求項１に記載の半導体装置。
【請求項６】
前記選択ゲートは、前記基板上に順次配置されたゲート絶縁層と導電性ゲート層を含む、請求項１に記載の半導体装置。
【請求項７】
前記キャッピング層の各々は、非対称の断面形状を有する、請求項１に記載の半導体装置。
【請求項８】
前記キャッピング層の各々は、前記湾曲した側面の反対側に垂直な側面を有する、請求項１に記載の半導体装置。
【請求項９】
前記選択ゲートの上面は、前記キャッピング層の各々の上面よりも低い、請求項１に記載の半導体装置。
【請求項１０】
前記選択ゲートの上面は、前記内部スペーサの前記上端よりも高い、請求項１に記載の半導体装置。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、半導体装置の分野に関し、特に、メモリセルに適用される半導体装置及びその製造方法に関する。
続きを表示（約 2,500 文字）【背景技術】
【０００２】
モノのインターネット、エッジコンピューティング、人口知能などの最先端技術の活発な発展に伴い、巨大な情報を処理する能力が必要とされ、メモリセルは不可欠な機能を果たす。処理する必要のある情報が巨大である場合、必要なメモリセルはそれに応じて増加する。基本機能のみを有する電子製品でさえ、数百万のメモリセルを含む。したがって、製造プロセスを簡略化し、体積を低減するなど、メモリセルの特性をどのように改善して、コストを低減し、小型化された電子製品に対する今日の要求を満たすかが、関連産業の目標である。
【先行技術文献】
【特許文献】
【０００３】
米国特許１１４３７３９２号明細書
【発明の概要】
【０００４】
本発明の一態様によれば、半導体装置は、第１メモリゲートと、第２メモリゲートと、選択ゲートと、内部スペーサとを備える。第１のメモリゲートは、基板上に配置される。第２メモリゲートは、基板上に配置される。選択ゲートは、基板上であって、第１のメモリゲートと第２のメモリゲートとの間に配置される。前記内部スペーサは、前記選択ゲートの側面上に配置される。前記第１メモリゲート及び前記第２メモリゲートは、上端に配置されたキャッピング層を含み、前記キャッピング層は、前記選択ゲートに対向する側面が曲面状に形成され、前記内部スペーサの上端は、前記キャッピング層の下端に隣接する。
【０００５】
本発明の別の態様によれば、半導体装置の製造方法は以下の工程を備えている。第１のゲート材料スタックおよびハードマスクが、基板上に順次形成される。ハードマスクの一部を除去して第１の凹部を形成する。第１のスペーサが、第１の凹部に面するハードマスクの側面上に形成される。第１のスペーサおよびハードマスクによって覆われていない第１のゲート材料スタックの一部が除去されて、第２の凹部が形成される。第２の凹部に面する第１のゲート材料スタックの側面上に内部スペーサが形成される。第２のゲート材料スタックが、第１の凹部および第２の凹部内に形成される。ハードマスクの残りの部分が除去される。第１のスペーサによって覆われていない第１のゲート材料スタックの別の部分、第２のゲート材料スタックの一部、および第１のスペーサの一部が除去されて、基板上に第１のメモリゲート、第２のメモリゲート、および選択ゲートが形成され、第１のスペーサの残りの部分が、第１のメモリゲートのキャッピング層および第２のメモリゲートのキャッピング層を形成する。
【図面の簡単な説明】
【０００６】
本発明のこれらの目的および他の目的は、種々の図および図面に示される好ましい実施形態の以下の詳細な説明を読んだ後に、当業者に疑いなく明らかになる。
【０００７】
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
本発明の一実施形態に係る半導体装置の製造方法の各工程を示す概略断面図である。
【発明を実施するための形態】
【０００８】
実施形態の以下の詳細な説明では、その一部を形成し、本開示が実施され得る特定の実施形態が例示として示される添付の図面が参照される。この点に関して、上、下、左、右、前、後、下、または上などの方向を示す用語は、説明されている図の向きに関して使用される。本開示の要素は、いくつかの異なる配向で位置付けられることができる。したがって、方向を示す用語は、例示の目的で使用され、決して限定するものではない。また、以下の実施形態において、同一の参照符号又は類似の参照符号は、同一の要素又は類似の要素に対して使用される。
【０００９】
以下、「第１パターンが第２パターンの上に形成される」という記載は、「第１パターンが第２パターンに直接接触する」ことを意味することもあるし、第１パターンが第２パターンに直接接触せず、「第１パターンと第２パターンとの間に他のパターンが存在する」ことを意味することもある。
【００１０】
第１、第２などの用語は、本明細書では、様々な要素、領域、層、および／またはセクションを説明するために使用され得るが、これらの要素、領域、層、および／またはセクションは、これらの用語によって限定されるべきではないことを理解されたい。これらの用語は、１つの要素、領域、層、および／またはセクションを別の要素、領域、層、および／またはセクションと区別するためにのみ使用され得る。「第１の」、「第２の」などの用語、および他の数値用語は、本明細書で使用されるとき、文脈によって明確に示されない限り、シーケンスまたは順序を暗示しない。したがって、以下で説明される第１の要素、領域、層、および／またはセクションは、実施形態の教示から逸脱することなく、第２の要素、領域、層、および／またはセクションと呼ばれることがある。特許請求の範囲で使用される用語は、明細書で使用される用語と同一ではないこともあり、特許請求の範囲で主張される要素の順序によって使用されることもある。
（【００１１】以降は省略されています）

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