特許ウォッチ

公開番号2025083090
公報種別公開特許公報(A)
公開日2025-05-30
出願番号2023196771
出願日2023-11-20
発明の名称半導体装置
出願人株式会社デンソー
代理人弁理士法人ゆうあい特許事務所
主分類H10D 84/80 20250101AFI20250523BHJP()
要約【課題】温度補正を行わなくても、温度の影響を低減できる半導体装置を提供する。
【解決手段】センス素子Seは、ドリフト層11上に形成された第2導電型のウェル層17を有し、エミッタ領域16およびベース層12と電気的に接続されるエミッタ電極Eと、コレクタ層19と電気的に接続されるコレクタ電極Cと、ウェル層17と電気的に接続されるセンス電極Sと、を備え、ゲート電極15に所定電圧が印加されることにより、エミッタ電極Eから第1キャリアがドリフト層11に供給されると共にコレクタ電極Cからドリフト層11に第2キャリアが供給され、ドリフト層11に供給された第2キャリアの一部がウェル層17に流れるようにする。
【選択図】図1
特許請求の範囲【請求項１】
半導体装置であって、
メイン素子（Ｍｅ）が形成されたメインセル領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンスセル領域（Ｒｓ）を有し、前記センス素子に検出部（Ｒ）が接続されると共に前記検出部の検出結果に基づいて前記メイン素子に流れるメイン電流が検出される半導体装置であって、
前記メイン素子および前記センス素子は、第１導電型のドリフト層（１１）を含む半導体基板（１０）を有し、
前記メイン素子は、前記ドリフト層上に形成された第２導電型のベース層（１２）と、前記ベース層の表層部に形成され、前記ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、前記エミッタ領域と前記ドリフト層との間に配置された前記ベース層の表面に配置されたゲート絶縁膜（１４）と、前記ゲート絶縁膜上に配置されたゲート電極層（１５）と、前記ドリフト層を挟んで前記ベース層と反対側に形成されたコレクタ層（１９）と、を有し、
前記センス素子は、前記ドリフト層上に形成された第２導電型のウェル層（１７）を有し、
前記エミッタ領域および前記ベース層と電気的に接続されるエミッタ電極（Ｅ）と、
前記コレクタ層と電気的に接続されるコレクタ電極（Ｃ）と、
前記ウェル層と電気的に接続されるセンス電極（Ｓ）と、を備え、
前記ゲート電極層に所定電圧が印加されることにより、前記エミッタ電極から第１キャリアが前記ドリフト層に供給されると共に前記コレクタ電極から前記ドリフト層に第２キャリアが供給され、前記ドリフト層に供給された前記第２キャリアの一部が前記ウェル層に流れる半導体装置。
続きを表示（約 200 文字）【請求項２】
前記ウェル層は、前記メインセル領域のベース層と離れている請求項１に記載の半導体装置。
【請求項３】
前記ウェル層は、前記半導体基板の厚さに対する前記ウェル層と前記ベース層との間の距離（ｄ）の比である距離比が４以下とされている請求項２に記載の半導体装置。
【請求項４】
前記ウェル層は、前記メインセル領域のベース層と繋がっている請求項１に記載の半導体装置。

発明の詳細な説明【技術分野】
【０００１】
本開示は、半導体装置に関するものである。
続きを表示（約 1,900 文字）【背景技術】
【０００２】
従来より、メイン素子が形成されたメインセル領域およびセンス素子が形成されたセンスセル領域を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置におけるメイン素子およびセンス素子は、ゲート構造やエミッタ領域等を有する同じ構成のＩＧＢＴ（Insulated Gate Bipolar Transistorの略）素子が形成されて構成されている。また、メイン素子およびセンス素子（すなわち、メインセル領域およびセンスセル領域）は、所定の面積比となるように形成されている。さらに、この半導体装置では、メイン素子およびセンス素子が形成される半導体基板の温度を検出する温度検出部を備えている。
【０００３】
このような半導体装置では、メイン素子に流れる電流が次のように検出される。すなわち、半導体装置は、センス素子に検出抵抗が直列に接続される。そして、メイン素子に流れる電流を検出する際には、所定の処理を行う制御部が検出抵抗の両端電圧を検出電圧とし、この検出電圧に基づいてメイン素子に流れる電流を検出する。
【０００４】
より詳しくは、メイン素子とセンス素子とが同じ構成である場合、メイン素子に流れる電流およびセンス素子に流れる電流は、メイン素子とセンス素子の面積比に依存する。このため、メイン素子に流れるメイン電流は、センス素子に流れるセンス電流（すなわち、検出電圧）、およびメイン素子とセンス素子との面積比によって導出される。この際、制御部は、温度検出部で検出される温度を用いた補正を行いつつ、メイン素子に流れる電流を検出する。
【先行技術文献】
【特許文献】
【０００５】
特開２００６－２７１０９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、温度検出部を備える構成では、構成が複雑になる可能性がある。そして、本発明者らは、温度検出部を備えず、温度補正を行わなくても、温度の影響を低減できる半導体装置を検討している。
【０００７】
本開示は、温度補正を行わなくても、温度の影響を低減できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本開示の１つの観点によれば、半導体装置であって、メイン素子（Ｍｅ）が形成されたメインセル領域（Ｒｍ）およびセンス素子（Ｓｅ）が形成されたセンスセル領域（Ｒｓ）を有し、センス素子に検出部（Ｒ）が接続されると共に検出部の検出結果に基づいてメイン素子に流れるメイン電流が検出される半導体装置であって、メイン素子およびセンス素子は、第１導電型のドリフト層（１１）を含む半導体基板（１０）を有し、メイン素子は、ドリフト層上に形成された第２導電型のベース層（１２）と、ベース層の表層部に形成され、ドリフト層より高不純物濃度とされた第１導電型のエミッタ領域（１６）と、エミッタ領域とドリフト層との間に配置されたベース層の表面に配置されたゲート絶縁膜（１４）と、ゲート絶縁膜上に配置されたゲート電極層（１５）と、ドリフト層を挟んでベース層と反対側に形成されたコレクタ層（１９）と、を有し、センス素子は、ドリフト層上に形成された第２導電型のウェル層（１７）を有し、エミッタ領域およびベース層と電気的に接続されるエミッタ電極（Ｅ）と、コレクタ層と電気的に接続されるコレクタ電極（Ｃ）と、ウェル層と電気的に接続されるセンス電極（Ｓ）と、を備え、ゲート電極層に所定電圧が印加されることにより、エミッタ電極から第１キャリアがドリフト層に供給されると共にコレクタ電極からドリフト層に第２キャリアが供給され、ドリフト層に供給された第２キャリアの一部がウェル層に流れる。
【０００９】
これによれば、センスセル領域ではドリフト層上にウェル層が形成され、メインセル領域がオン状態である際には、ウェル層に第２キャリアの一部が流れ込む。この場合、センス素子に接続される検出部の検出結果は、第２キャリアに基づいたものであり、この検出結果は温度の影響を受けない。このため、この半導体装置によれば、センス素子に接続される検出部の検出結果に基づいてメイン電流を検出する場合、温度補正を行わなくても、温度の影響を低減した状態でメイン電流を検出できる。
【００１０】
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
【図面の簡単な説明】
（【００１１】以降は省略されています）

関連特許