特許ウォッチ

公開番号2025096804
公報種別公開特許公報(A)
公開日2025-06-30
出願番号2023212729
出願日2023-12-18
発明の名称電子装置
出願人株式会社デンソー
代理人弁理士法人服部国際特許事務所
主分類H01L 25/07 20060101AFI20250623BHJP(基本的電気素子)
要約【課題】寄生インダクタの相間差を低減可能な電子装置を提供することにある。
【解決手段】電子装置1のハイサイドチップ11～13は、高電位側に接続される上アーム素子111～113が内蔵されている。ローサイドチップ14～16は、それぞれの上アーム素子111～113の低電位側に接続される下アーム素子114～116が内蔵されており、対になるハイサイドチップとモジュール内部で接続されている。パワーランド22は、ハイサイドチップ11～13を電源電位に接続する。グランドクリップ34は、ローサイドチップ14～16をグランド電位に接続する。封止部35は、ハイサイドチップ11～13、ローサイドチップ14～16、パワーランド22およびグランドクリップ34を一体に封止する。グランドクリップ34は、複数のローサイドチップ14～16で共用されている。
【選択図】図1
特許請求の範囲【請求項１】
高電位側に接続される上アーム素子（１１１～１１３）が内蔵されている複数のハイサイドチップ（１１～１３）と、
それぞれの前記上アーム素子の低電位側に接続される下アーム素子（１１４～１１６）が内蔵されており、対になる前記ハイサイドチップとモジュール内部で接続されている複数のローサイドチップ（１４～１６）と、
前記ハイサイドチップを電源電位に接続する電源配線部材（２２、４１、５１、６１）と、
前記ローサイドチップをグランド電位に接続するグランド配線部材（３４、８１～８５）と、
前記ハイサイドチップ、前記ローサイドチップ、前記電源配線部材および前記グランド配線部材を一体に封止する封止部（３５）と、
を備え、
前記グランド配線部材は、複数の前記ローサイドチップで共用されている電子装置。
続きを表示（約 1,100 文字）【請求項２】
前記電源配線部材は、複数の前記ハイサイドチップで共用されている請求項１に記載の電子装置。
【請求項３】
前記電源配線部材は、前記ハイサイドチップが配置されるパワーランドであって、前記グランド配線部材と接続されるグランドランド（２６～２８、５５）と隣接して配置されている請求項１または２に記載の電子装置。
【請求項４】
前記電源配線部材は、前記ハイサイドチップが配置されるパワーランドであって、
前記パワーランド、および、前記ローサイドチップと前記グランド配線部材を経由して接続されるグランドランド（２６～２８、４５～４７、５５、５７１～５７３、６５～６７）は、基板（９０）に当接する側の面が前記封止部から露出しており、前記基板の電源パターン（９０１）およびグランドパターン（９０２）とそれぞれ接続されている請求項１または２に記載の電子装置。
【請求項５】
前記電源パターンおよび前記グランドパターンは、前記基板を貫通するビア（９０３）を経由して裏面側まで延びて形成されており、雑防素子（９３）と接続されている請求項４に記載の電子装置。
【請求項６】
対になる前記ハイサイドチップと前記ローサイドチップとを接続する中間接続部材（３１～３３、５１～５３、７１～７３）は、２部材以下で構成されている請求項１または２に記載の電子装置。
【請求項７】
前記ハイサイドチップ、前記中間接続部材、前記ハイサイドチップと対になる前記ローサイドチップの順で積層され、前記ハイサイドチップおよび前記ローサイドチップが前記中間接続部材の両面で接続されている請求項６に記載の電子装置。
【請求項８】
前記中間接続部材および前記ローサイドチップは、前記ハイサイドチップの天面側に設けられており、前記ハイサイドチップの天面側の一部が重ならないようにずらした状態にて積層されている請求項７に記載の電子装置。
【請求項９】
前記グランド配線部材は、前記ローサイドチップの天面側と接続される金属プレートであって、前記ローサイドチップと反対側の面が前記封止部から露出している請求項１または２に記載の電子装置。
【請求項１０】
前記上アーム素子および前記下アーム素子の駆動信号を出力するプリドライバＩＣ（１８０）が内蔵されており、前記封止部に封止される制御チップ（１８）をさらに備え、
前記ハイサイドチップおよび前記ローサイドチップは、前記駆動信号が入力されるゲート電極が前記制御チップ側を向いて前記制御チップの一方側に配置されている請求項１または２に記載の電子装置。

発明の詳細な説明【技術分野】
【０００１】
本発明は、電子装置に関する。
続きを表示（約 1,700 文字）【背景技術】
【０００２】
従来、半導体素子が封止された半導体装置が知られている。例えば特許文献１では、２つの半導体スイッチ素子が封止樹脂部材に封止されており、ハーフブリッジを構成している。
【先行技術文献】
【特許文献】
【０００３】
特開２０１４－２２９７６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ブリッジ回路における高電位側の素子である上アーム素子と低電位側の素子である下アーム素子との組み合わせをアームとすると、複数のアームを一体にモジュール化する場合、配線が共通化されていないと、相間の寄生インダクタの差が大きくなり、スイッチング損失やサージ電圧が増大する。
【０００５】
本発明は、上述の課題に鑑みてなされたものであり、その目的は、寄生インダクタの相間差を低減可能な電子装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の電子装置は、複数のハイサイドチップ（１１～１３）と、複数のローサイドチップ（１４～１６）と、電源配線部材（２１）と、グランド配線部材（３４、８１～８５）と、封止部（３５）と、を備える。ハイサイドチップは、高電位側に接続される上アーム素子（１１１～１１３）が内蔵されている。ローサイドチップは、それぞれ上アーム素子の低電位側に接続される下アーム素子（１１４～１１６）が内蔵されており、対になるハイサイドチップとモジュール内部で接続されている。
【０００７】
電源配線部材は、ハイサイドチップを電源電位に接続する。グランド配線部材は、ローサイドチップをグランド電位に接続する。封止部は、ハイサイドチップ、ローサイドチップ、電源配線部材およびグランド配線部材を一体に封止する。グランド配線部材は、複数のローサイドチップで共用されている。これにより、寄生インダクタの相間差を低減可能である。
【図面の簡単な説明】
【０００８】
第１実施形態による電子装置を示す平面図である。
図１のＩＩ－ＩＩ線断面図である。
第１実施形態による電子装置の回路図である。
寄生インダクタを説明する説明図である。
第２実施形態による電子装置を示す平面図である。
第３実施形態による電子装置を示す平面図である。
第４実施形態による電子装置を示す平面図である。
図７のＶＩＩＩ－ＶＩＩＩ線断面図である。
第４実施形態による電子装置を示す平面図である。
第５実施形態による電子装置を示す平面図である。
第６実施形態による電子装置を示す平面図である。
図１１のＸＩＩ－ＸＩＩ線断面図である。
第７実施形態による電子装置を示す平面図である。
第８実施形態による電子装置を示す平面図である。
第９実施形態による電子装置を示す平面図である。
他の実施形態による電子装置を示す断面図である。
【発明を実施するための形態】
【０００９】
以下、本発明による電子装置を図面に基づいて説明する。以下、複数の実施形態において、実質的に同一の構成には同一の符号を付して説明を省略する。
【００１０】
（第１実施形態）
第１実施形態を図１～図３に示す。図１および図２に示すように、電子装置１は、ハイサイドチップ１１～１３、ローサイドチップ１４～１６、制御チップ１８、リードフレーム２０、クリップ３１～３４、および、封止部３５等を備える。チップ１１～１６、２１、リードフレーム２０およびクリップ３１～３４は、封止部３５で一体に封止され、全体として平面視略矩形に形成され、天面側にて放熱部９５に放熱可能に設けられている。説明のため、図１等では封止部３５を省略し、図２ではハッチングを省略した。
（【００１１】以降は省略されています）

関連特許