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公開番号2025085332
公報種別公開特許公報(A)
公開日2025-06-05
出願番号2023199137
出願日2023-11-24
発明の名称半導体素子
出願人株式会社デンソー
代理人弁理士法人快友国際特許事務所
主分類H10D 12/00 20250101AFI20250529BHJP()
要約【課題】ドリフト領域へのホールの注入を抑制する。
【解決手段】半導体素子であって、半導体基板が、コレクタ領域と重なる範囲であるIGBT領域と、カソード領域と重なる範囲であるダイオード領域を有する。複数のトレンチ間半導体領域のうちの一部が、ボディ領域に対して下側から接するn型のバリア領域と、前記バリア領域からエミッタ電極まで伸びているとともに前記エミッタ電極にショットキー接触しているピラー領域とを有するホール注入抑制構造を有している。前記IGBT領域が、メイン領域と前記ダイオード領域の間に位置する複数の前記トレンチ間半導体領域によって構成された境界領域を有している。前記ホール注入抑制構造が、前記ダイオード領域内及び前記境界領域内の前記各トレンチ間半導体領域に設けられている。前記第2方向における前記境界領域の幅が、前記半導体基板の厚さの80%以上である。
【選択図】図2
特許請求の範囲【請求項１】
半導体素子であって、
半導体基板と、
前記半導体基板の上面に接するエミッタ電極と、
前記半導体基板の下面に接するコレクタ電極、
を有し、
前記半導体基板が、
前記コレクタ電極に接するｐ型のコレクタ領域と、
前記コレクタ電極に接するｎ型のカソード領域、
を有し、
前記半導体基板を厚み方向に沿って見たときに、前記コレクタ領域と重なる範囲がＩＧＢＴ領域であり、前記カソード領域と重なる範囲がダイオード領域であり、
前記上面において前記ＩＧＢＴ領域と前記ダイオード領域の境界に沿う方向を第１方向とし、前記上面において前記ＩＧＢＴ領域から前記ダイオード領域に向かう方向を第２方向としたときに、前記上面に前記第１方向に沿って伸びる複数のトレンチが設けられており、複数の前記トレンチが前記第２方向に間隔を空けて配置されており、
前記各トレンチの内面がトレンチ絶縁膜によって覆われており、
前記各トレンチ内にトレンチ電極が配置されており、
前記ＩＧＢＴ領域と前記ダイオード領域のそれぞれに、前記複数のトレンチによって挟まれた半導体領域であるトレンチ間半導体領域が複数個配置されており、
前記ＩＧＢＴ領域内及び前記ダイオード領域内の前記各トレンチ間半導体領域が、前記エミッタ電極と前記トレンチ絶縁膜に接するｐ型のボディ領域を有し、
前記ＩＧＢＴ領域内の前記トレンチ間半導体領域のうちの少なくとも一部が、前記エミッタ電極に接するとともに前記ボディ領域の上側で前記トレンチ絶縁膜に接するｎ型のエミッタ領域を有し、
前記半導体基板が、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記ボディ領域の下側に配置されているｎ型のドリフト領域を有し、
複数の前記トレンチ間半導体領域のうちの一部が、前記ボディ領域に対して下側から接するｎ型のバリア領域と、前記バリア領域から前記エミッタ電極まで伸びているとともに前記エミッタ電極にショットキー接触しているピラー領域とを有するホール注入抑制構造を有しており、
前記ＩＧＢＴ領域が、前記ホール注入抑制構造が設けられていない複数の前記トレンチ間半導体領域によって構成されたメイン領域と、前記メイン領域と前記ダイオード領域の間に位置する複数の前記トレンチ間半導体領域によって構成された境界領域を有しており、
前記ホール注入抑制構造が、前記ダイオード領域内及び前記境界領域内の前記各トレンチ間半導体領域に設けられており、
前記第２方向における前記境界領域の幅が、前記半導体基板の厚さの８０％以上である、
半導体素子。
続きを表示（約 2,600 文字）【請求項２】
前記境界領域内の前記ピラー領域と前記エミッタ電極との界面における仕事関数が、前記ダイオード領域内の前記ピラー領域と前記エミッタ電極との界面における仕事関数よりも低い、請求項１に記載の半導体素子。
【請求項３】
前記メイン領域内の前記各トレンチ電極が、ゲート電極であり、
前記境界領域内の少なくとも１つの前記トレンチ電極が、前記エミッタ電極に接続されたダミー電極である、請求項１または２に記載の半導体素子。
【請求項４】
半導体素子であって、
半導体基板と、
前記半導体基板の上面に接するエミッタ電極と、
前記半導体基板の下面に接するコレクタ電極、
を有し、
前記半導体基板が、
前記コレクタ電極に接するｐ型のコレクタ領域と、
前記コレクタ電極に接するｎ型のカソード領域、
を有し、
前記半導体基板を厚み方向に沿って見たときに、前記コレクタ領域と重なる範囲がＩＧＢＴ領域であり、前記カソード領域と重なる範囲がダイオード領域であり、
前記上面において前記ＩＧＢＴ領域と前記ダイオード領域の境界に沿う方向を第１方向とし、前記上面において前記ＩＧＢＴ領域から前記ダイオード領域に向かう方向を第２方向としたときに、前記上面に前記第１方向に沿って伸びる複数のトレンチが設けられており、複数の前記トレンチが前記第２方向に間隔を空けて配置されており、
前記各トレンチの内面がトレンチ絶縁膜によって覆われており、
前記各トレンチ内にトレンチ電極が配置されており、
前記ＩＧＢＴ領域と前記ダイオード領域のそれぞれに、前記複数のトレンチによって挟まれた半導体領域であるトレンチ間半導体領域が複数個配置されており、
前記ＩＧＢＴ領域内及び前記ダイオード領域内の前記各トレンチ間半導体領域が、前記エミッタ電極と前記トレンチ絶縁膜に接するｐ型のボディ領域を有し、
前記ＩＧＢＴ領域内の前記トレンチ間半導体領域のうちの少なくとも一部が、前記エミッタ電極に接するとともに前記ボディ領域の上側で前記トレンチ絶縁膜に接するｎ型のエミッタ領域を有し、
前記半導体基板が、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記ボディ領域の下側に配置されているｎ型のドリフト領域を有し、
複数の前記トレンチ間半導体領域のうちの一部が、前記ボディ領域に対して下側から接するｎ型のバリア領域と、前記バリア領域から前記エミッタ電極まで伸びているとともに前記エミッタ電極にショットキー接触しているピラー領域とを有するホール注入抑制構造を有しており、
前記ＩＧＢＴ領域が、前記ホール注入抑制構造が設けられていない複数の前記トレンチ間半導体領域によって構成されたメイン領域と、前記メイン領域と前記ダイオード領域の間に位置する複数の前記トレンチ間半導体領域によって構成された境界領域を有しており、
前記ホール注入抑制構造が、前記ダイオード領域内及び前記境界領域内の前記各トレンチ間半導体領域に設けられており、
前記境界領域内の前記ピラー領域と前記エミッタ電極との界面における仕事関数が、前記ダイオード領域内の前記ピラー領域と前記エミッタ電極との界面における仕事関数よりも低い、
半導体素子。
【請求項５】
半導体素子であって、
半導体基板と、
前記半導体基板の上面に接するエミッタ電極と、
前記半導体基板の下面に接するコレクタ電極、
を有し、
前記半導体基板が、
前記コレクタ電極に接するｐ型のコレクタ領域と、
前記コレクタ電極に接するｎ型のカソード領域、
を有し、
前記半導体基板を厚み方向に沿って見たときに、前記コレクタ領域と重なる範囲がＩＧＢＴ領域であり、前記カソード領域と重なる範囲がダイオード領域であり、
前記上面において前記ＩＧＢＴ領域と前記ダイオード領域の境界に沿う方向を第１方向とし、前記上面において前記ＩＧＢＴ領域から前記ダイオード領域に向かう方向を第２方向としたときに、前記上面に前記第１方向に沿って伸びる複数のトレンチが設けられており、複数の前記トレンチが前記第２方向に間隔を空けて配置されており、
前記各トレンチの内面がトレンチ絶縁膜によって覆われており、
前記各トレンチ内にトレンチ電極が配置されており、
前記ＩＧＢＴ領域と前記ダイオード領域のそれぞれに、前記複数のトレンチによって挟まれた半導体領域であるトレンチ間半導体領域が複数個配置されており、
前記ＩＧＢＴ領域内及び前記ダイオード領域内の前記各トレンチ間半導体領域が、前記エミッタ電極と前記トレンチ絶縁膜に接するｐ型のボディ領域を有し、
前記ＩＧＢＴ領域内の前記トレンチ間半導体領域のうちの少なくとも一部が、前記エミッタ電極に接するとともに前記ボディ領域の上側で前記トレンチ絶縁膜に接するｎ型のエミッタ領域を有し、
前記半導体基板が、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記ボディ領域の下側に配置されているｎ型のドリフト領域を有し、
複数の前記トレンチ間半導体領域のうちの一部が、前記ボディ領域に対して下側から接するｎ型のバリア領域と、前記バリア領域から前記エミッタ電極まで伸びているとともに前記エミッタ電極にショットキー接触しているピラー領域とを有するホール注入抑制構造を有しており、
複数の前記トレンチ間半導体領域のうちの一部が、前記上面が層間絶縁膜によって覆われている浮遊構造を有しており、
前記ＩＧＢＴ領域が、前記ホール注入抑制構造が設けられていない複数の前記トレンチ間半導体領域によって構成されたメイン領域と、前記メイン領域と前記ダイオード領域の間に位置する複数の前記トレンチ間半導体領域によって構成された境界領域を有しており、
前記ダイオード領域内の前記各トレンチ間半導体領域が、前記ホール注入抑制構造を有しており、
前記境界領域内の前記各トレンチ間半導体領域が、前記ホール注入抑制構造と前記浮遊構造の少なくとも一方を有している、
半導体素子。

発明の詳細な説明【技術分野】
【０００１】
本明細書に開示の技術は、半導体素子に関する。
続きを表示（約 2,800 文字）【０００２】
特許文献１に、ＩＧＢＴ（Insulate Gate Bipolar Transistor）とダイオードを有する半導体素子が開示されている。半導体基板の上面には、ＩＧＢＴ領域とダイオード領域に跨って複数のトレンチが設けられている。各トレンチ内に、トレンチ絶縁膜とトレンチ電極が配置されている。トレンチ電極は、トレンチ絶縁膜によって半導体基板から絶縁されている。ＩＧＢＴ領域内のトレンチ電極は、ゲート電極として機能する。半導体基板の上面を含む範囲には、ＩＧＢＴ領域とダイオード領域に跨ってｐ型のボディ領域とｎ型のドリフト領域が設けられている。ドリフト領域はボディ領域に対して下側から接している。ＩＧＢＴ領域内のボディ領域には、チャネルが形成される。ダイオード領域内のボディ領域は、アノードとして機能する。また、ＩＧＢＴ領域内のドリフト領域の下部には、ｐ型のコレクタ領域が設けられている。ダイオード領域内のドリフト領域の下部には、ｎ型のカソード領域が設けられている。また、複数のトレンチによって挟まれた半導体領域（以下、トレンチ間半導体領域という）には、ホール注入抑制構造が設けられている。ホール注入抑制構造は、ボディ領域に対して下側から接するｎ型のバリア領域、及び、バリア領域からエミッタ電極まで伸びるｎ型のピラー領域を有している。ピラー領域は、エミッタ電極にショットキー接触している。ホール注入抑制構造が、ＩＧＢＴ領域とダイオード領域の全体に設けられている。ホール注入抑制構造が設けられていると、ダイオードがオンしたときに、ボディ領域からドリフト領域へのホールの注入が抑制される。したがって、ダイオードがリカバリ動作をするときに、リカバリ電流が抑制される。
【先行技術文献】
【特許文献】
【０００３】
特開２０１６－２２５３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１の半導体素子では、ホール注入抑制構造が、ＩＧＢＴ領域とダイオード領域の全体に設けられている。ＩＧＢＴ領域内にホール注入抑制構造が設けられていると、ＩＧＢＴ領域とダイオード領域の境界部において、ボディ領域からドリフト領域へのホールの注入を抑制できる。他方、ＩＧＢＴ領域全体にホール注入抑制構造を設けると、ＩＧＢＴ領域内でリーク電流が生じ易くなる。本明細書では、ＩＧＢＴ領域内に部分的にホール注入抑制構造を設ける場合において、効果的にドリフト領域へのホールの注入を抑制する技術を提案する。
【課題を解決するための手段】
【０００５】
本明細書が開示する第１の半導体素子は、半導体基板と、前記半導体基板の上面に接するエミッタ電極と、前記半導体基板の下面に接するコレクタ電極、を有する。前記半導体基板が、前記コレクタ電極に接するｐ型のコレクタ領域と、前記コレクタ電極に接するｎ型のカソード領域、を有する。前記半導体基板を厚み方向に沿って見たときに、前記コレクタ領域と重なる範囲がＩＧＢＴ領域であり、前記カソード領域と重なる範囲がダイオード領域である。前記上面において前記ＩＧＢＴ領域と前記ダイオード領域の境界に沿う方向を第１方向とし、前記上面において前記ＩＧＢＴ領域から前記ダイオード領域に向かう方向を第２方向としたときに、前記上面に前記第１方向に沿って伸びる複数のトレンチが設けられており、複数の前記トレンチが前記第２方向に間隔を空けて配置されている。前記各トレンチの内面がトレンチ絶縁膜によって覆われている。前記各トレンチ内にトレンチ電極が配置されている。前記ＩＧＢＴ領域と前記ダイオード領域のそれぞれに、前記複数のトレンチによって挟まれた半導体領域であるトレンチ間半導体領域が複数個配置されている。前記ＩＧＢＴ領域内及び前記ダイオード領域内の前記各トレンチ間半導体領域が、前記エミッタ電極と前記トレンチ絶縁膜に接するｐ型のボディ領域を有する。前記ＩＧＢＴ領域内の前記トレンチ間半導体領域のうちの少なくとも一部が、前記エミッタ電極に接するとともに前記ボディ領域の上側で前記トレンチ絶縁膜に接するｎ型のエミッタ領域を有する。前記半導体基板が、前記ＩＧＢＴ領域と前記ダイオード領域に跨って分布しており、前記ボディ領域の下側に配置されているｎ型のドリフト領域を有する。複数の前記トレンチ間半導体領域のうちの一部が、前記ボディ領域に対して下側から接するｎ型のバリア領域と、前記バリア領域から前記エミッタ電極まで伸びているとともに前記エミッタ電極にショットキー接触しているピラー領域とを有するホール注入抑制構造を有している。前記ＩＧＢＴ領域が、前記ホール注入抑制構造が設けられていない複数の前記トレンチ間半導体領域によって構成されたメイン領域と、前記メイン領域と前記ダイオード領域の間に位置する複数の前記トレンチ間半導体領域によって構成された境界領域を有している。前記ホール注入抑制構造が、前記ダイオード領域内及び前記境界領域内の前記各トレンチ間半導体領域に設けられている。前記第２方向における前記境界領域の幅が、前記半導体基板の厚さの８０％以上である。
【０００６】
境界領域の幅が半導体基板の厚さの８０％以上であると、効果的にドリフト領域へのホールの注入を抑制でき、ダイオードの逆回復電流を効果的に抑制できる。
【図面の簡単な説明】
【０００７】
実施例１の半導体素子の平面図。
実施例１の半導体素子の断面図（図１のＡ－Ａ線における断面図）。
値Ｗ／Ｔとリカバリ電荷Ｑｒｒの関係を示すグラフ。
実施例２の半導体素子の断面図。
実施例３の半導体素子の断面図
変形例の半導体素子の断面図
実施例４の半導体素子の断面図
変形例の半導体素子の断面図
【発明を実施するための形態】
【０００８】
上記の第１の半導体素子においては、前記境界領域内の前記ピラー領域と前記エミッタ電極との界面における仕事関数が、前記ダイオード領域内の前記ピラー領域と前記エミッタ電極との界面における仕事関数よりも低くてもよい。
【０００９】
この構成によれば、境界領域におけるドリフト領域へのホールの注入をより効果的に抑制できる。
【００１０】
上記の第１の半導体素子においては、前記メイン領域内の前記各トレンチ電極が、ゲート電極であってもよい。また、前記境界領域内の少なくとも１つの前記トレンチ電極が、前記エミッタ電極に接続されたダミー電極であってもよい。
（【００１１】以降は省略されています）

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