特許ウォッチ

公開番号2025066626
公報種別公開特許公報(A)
公開日2025-04-23
出願番号2024014340
出願日2024-02-01
発明の名称逐次比較型AD変換回路
出願人ローム株式会社
代理人弁理士法人佐野特許事務所
主分類H03M 1/38 20060101AFI20250416BHJP(基本電子回路)
要約【課題】積分非直線性が良好なAD変換回路を提供する。
【解決手段】キャパシタアレイ(11、11b)を有するキャパシタ型DAC(10、10B)と、第1比較電圧(V1)と第2比較電圧(V2)を比較して比較結果信号(S_CWP)を生成するコンパレータ(20)と、制御回路(30)と、キャパシタアレイ(11、11b)の合成容量値の10分の1以上の静電容量値を有する分割蓄電部(111)と第1比較配線(WR1)とを接続する接続配線(WR_CN)に配置される接続用スイッチ(50)と、接続配線(WR_CN)と、所定の第3電圧(VD3=VD1)との間に設けられるサンプリング用スイッチ(60)と、第1比較配線(WR1)と第3電圧(VD3=VD1)と異なる第4電圧(VD4=GND)との間に設けられる短絡用スイッチ(70)と、を有する。
【選択図】図1
特許請求の範囲【請求項１】
アナログ入力信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路において、
キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の第１電圧又は前記第１電圧よりも低い第２電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成されるキャパシタ型ＤＡＣと、
前記第１比較配線と第２比較電圧が加わる第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、
前記逐次比較期間において前記比較結果信号に基づき前記スイッチアレイの状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、
前記キャパシタアレイに含まれる１又は複数のキャパシタを有し、前記キャパシタアレイの合成容量値の１０分の１以上の静電容量値を有する分割蓄電部と前記第１比較配線とを接続する接続配線に配置されて前記接続配線を開閉するよう構成される接続用スイッチと、
前記接続配線と、所定の第３電圧との間に設けられるサンプリング用スイッチと、
前記第１比較配線と前記第３電圧と異なる第４電圧との間に設けられる短絡用スイッチと、を有する逐次比較型ＡＤ変換回路。
続きを表示（約 3,200 文字）【請求項２】
前記制御回路は、
前記サンプリング期間において、前記接続用スイッチをオフとし、前記サンプリング用スイッチをオンにすることで、前記接続配線に前記第３電圧を与えるととともに、前記短絡用スイッチをオンにすることで前記第１比較配線に前記第４電圧を与える動作と、
前記逐次比較期間において、前記接続用スイッチをオンとし、前記サンプリング用スイッチをオフにするとともに前記短絡用スイッチをオフにすることで前記第１比較配線に前記第１比較電圧を発生させる動作と、
を実行可能な構成を有する請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項３】
前記接続配線の前記接続用スイッチよりも前記サンプリング用スイッチが接続される側と前記第２電圧との間に設けられる第１調整用蓄電部と、
前記第１比較配線と前記第２電圧との間に設けられる第２調整用蓄電部と、
のうち少なくとも１つを有する構成を有する請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項４】
前記デジタル出力信号は第１～第Ｎ番目のビットを有するＮビットのデジタル信号であり、
前記キャパシタアレイは、第１～第Ｎ番目のビットに対応し、各々に第１端及び第２端を有する第１～第Ｎキャパシタを有し、
前記スイッチアレイは、第１～第Ｎキャパシタに対応する第１～第Ｎスイッチを有し、
前記第１比較配線は前記第１～第Ｎ－１キャパシタの各第１端側に設けられ、
前記第Ｎキャパシタの第１端は、接続配線及び接続配線を開閉するように構成される接続用スイッチを介して前記第１比較配線に接続され、
第ｉスイッチは、第１切替端子、第２切替端子、第３切替端子及び第ｉキャパシタの第２端に接続される共通端子を有し、
前記第１～第Ｎスイッチの各々において、前記第１切替端子に前記アナログ入力信号が加わり、前記第２切替端子及び前記第３切替端子の何れか一方に前記第１電圧が加わり且つ他方に前記第２電圧が加わり、
前記制御回路は、前記サンプリング期間において前記第１～第Ｎスイッチの各々における前記共通端子に前記第１切替端子を接続させ、その後の前記逐次比較期間において、前記第１～第Ｎスイッチの各々における前記共通端子に前記第２又は第３切替端子を選択的に接続させた状態で１１ｂの前記比較結果信号に基づき、バイナリサーチにより前記デジタル出力信号の各ビットの値を決定し、
Ｎは２以上の整数を表し、ｉはＮ以下の自然数を表す、
構成を有する請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項５】
第１調整用蓄電部は１又は複数のキャパシタを有する構成であり、前記第１調整用蓄電部の少なくとも一部の前記キャパシタには、サンプリング時に前記第１電圧、逐次比較時に前記第２電圧が印加される構成を有する請求項３に記載の逐次比較型ＡＤ変換回路。
【請求項６】
第２調整用蓄電部は１又は複数のキャパシタを有する構成であり、前記第２調整用蓄電部の少なくとも一部の前記キャパシタには、サンプリング時に前記第２電圧、逐次比較時に前記第１電圧が印加される構成を有する請求項３に記載の逐次比較型ＡＤ変換回路。
【請求項７】
前記キャパシタアレイは，前記第１比較配線に直接接続される構成の第１キャパシタと、前記分割蓄電部を構成する第２キャパシタとを有する複数のキャパシタ対を有する構成を有し、
各キャパシタ対における前記第１キャパシタの静電容量値と前記第２キャパシタの静電容量値との比が、全ての前記キャパシタ対で一定の範囲に収まるように構成される請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項８】
前記キャパシタアレイは、前記第１比較配線に直接接続される構成の第１キャパシタと、前記分割蓄電部を構成する第２キャパシタとを有する複数のキャパシタ対を有する構成を有し、
前記第１キャパシタが配置される第１領域と、前記第２キャパシタが配置される第２領域とを有するレイアウトを有する構成である請求項１に記載の逐次比較型ＡＤ変換回路。
【請求項９】
前記キャパシタアレイは、
複数の前記キャパシタ対と、
前記第１比較配線のみ接続される構成の単独キャパシタと、を有し、
前記単独キャパシタは前記第１領域に配置されるように構成される請求項８に記載の逐次比較型ＡＤ変換回路。
【請求項１０】
第１アナログ入力信号及び第２アナログ入力信号間の差信号をデジタル出力信号に変換するよう構成される逐次比較型ＡＤ変換回路において、
第１キャパシタアレイ及び前記第１キャパシタアレイに接続される第１スイッチアレイを有し、サンプリング期間にて前記第１アナログ入力信号が加わる配線を前記第１スイッチアレイを介して前記第１キャパシタアレイに接続することで前記第１アナログ入力信号に応じた電荷を前記第１キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の第１電圧又は前記第１電圧よりも低い第２電圧を前記第１スイッチアレイを介し前記第１キャパシタアレイ中の各キャパシタに供給した状態で前記第１キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成される第１キャパシタ型ＤＡＣと、
第２キャパシタアレイ及び前記第２キャパシタアレイに接続される第２スイッチアレイを有し、サンプリング期間にて前記第２アナログ入力信号が加わる配線を前記第２スイッチアレイを介して前記第２キャパシタアレイに接続することで前記第２アナログ入力信号に応じた電荷を前記第２キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の第１電圧又は前記第１電圧よりも低い第２電圧を前記第２スイッチアレイを介し前記第２キャパシタアレイ中の各キャパシタに供給した状態で前記第２キャパシタアレイの蓄積電荷に基づく第２比較電圧を第２比較配線に発生するよう構成される第２キャパシタ型ＤＡＣと、
前記第１比較配線及び前記第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、
前記逐次比較期間において前記比較結果信号に基づき前記第１スイッチアレイ及び前記第２スイッチアレイの各状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、
前記第１キャパシタアレイに含まれる１又は複数のキャパシタを有し、前記第１キャパシタアレイの合成容量値の１０分の１以上の静電容量値を有する第１分割蓄電部と前記第１比較配線とを接続する第１接続配線に配置され前記第１接続配線を開閉するよう構成される第１接続用スイッチと、
前記第２キャパシタアレイに含まれる１又は複数のキャパシタを有し、前記第２キャパシタアレイの合成容量値の１０分の１以上の静電容量値を有する第２分割蓄電部と前記第２比較配線とを接続する第２接続配線に配置され前記第２接続配線を開閉するよう構成される第２接続用スイッチと、
前記第１接続配線と、所定の第３電圧との間に設けられる第１サンプリング用スイッチと、
前記第２接続配線と、前記第３電圧との間に設けられる第２サンプリング用スイッチと、
前記第１比較配線と前記第３電圧と異なる低い第４電圧との間に設けられる第１短絡用スイッチと、
前記第２比較配線と前記第３電圧と異なる第４電圧との間に設けられる第２短絡用スイッチと、を有する逐次比較型ＡＤ変換回路。
（【請求項１１】以降は省略されています）
発明の詳細な説明【技術分野】
【０００１】
本発明は、逐次比較型ＡＤ変換回路に関する。
続きを表示（約 2,600 文字）【背景技術】
【０００２】
逐次比較型ＡＤ変換回路は、一般に、ＤＡＣ（デジタル－アナログ変換器）、コンパレータ、及び、逐次比較を担う論理回路（制御回路）を備える。ＤＡＣとしてキャパシタ型ＤＡＣ（容量性ＤＡＣ）が用いられることも多い（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
特開２０１９―８０２９２号公報
【０００４】
［概要］
ＡＤ変換回路の積分非直線性（ＩＮＬ：Integral Non-Linearity）の改善の要求が高まっている。
【０００５】
本開示の一態様による逐次比較型ＡＤ変換回路は、アナログ入力信号をデジタル出力信号に変換するよう構成される。逐次比較型ＡＤ変換回路は、キャパシタアレイ及び前記キャパシタアレイに接続されるスイッチアレイを有し、サンプリング期間にて前記アナログ入力信号が加わる配線を前記スイッチアレイを介して前記キャパシタアレイに接続することで前記アナログ入力信号に応じた電荷を前記キャパシタアレイ中の各キャパシタに蓄積させ、前記サンプリング期間後の逐次比較期間において所定の第１電圧又は前記第１電圧よりも低い第２電圧を前記スイッチアレイを介し前記キャパシタアレイ中の各キャパシタに供給した状態で前記キャパシタアレイの蓄積電荷に基づく第１比較電圧を第１比較配線に発生するよう構成されるキャパシタ型ＤＡＣと、前記第１比較配線と第２比較電圧が加わる第２比較配線に接続され、前記逐次比較期間において前記第１比較電圧と前記第２比較電圧を比較して比較結果信号を生成するよう構成されるコンパレータと、前記逐次比較期間において前記比較結果信号に基づき前記スイッチアレイの状態を制御しつつ前記デジタル出力信号の値を決定するよう構成される制御回路と、前記キャパシタアレイに含まれる１又は複数のキャパシタを有し、前記キャパシタアレイの合成容量値の１０分の１以上の静電容量値を有する分割蓄電部と前記第１比較配線とを接続する接続配線に配置されて前記接続配線を開閉するよう構成される接続用スイッチと、前記接続配線と、所定の第３電圧との間に設けられるサンプリング用スイッチと、前記第１比較配線と前記第３電圧よりも低い第４電圧との間に設けられる短絡用スイッチと、を有する。
【図面の簡単な説明】
【０００６】
図１は、ＡＤコンバータ１の構成図である。
図２は、キャパシタとスイッチと配線との接続関係を示す図である。
図３は、キャパシタアレイの各キャパシタの静電容量値を示す図である。
図４は、ＡＤ変換動作のフローチャートである。
図５は、状態遷移動作の流れの一例を示すフローチャートである。
図６は、状態遷移期間終了後のＡＤコンバータの状態を示す構成図である。
図７は、逐次比較動作の流れの一例を示すフローチャートである。
図８は、レジスタの構造を示す図である。
図９は、本実施形態のＡＤコンバータの一例を示す図である。
図１０は、参考ＡＤコンバータの構成を示す図である。
図１１は、本実施形態のＡＤコンバータのサンプリング時及び比較動作時のキャパシタに印加された電圧及び電荷量を示す表である。
図１２は、参考ＡＤコンバータのサンプリング時及び比較動作時のキャパシタに印加された電圧及び電荷量を示す表である。
図１３は、参考ＡＤコンバータのＩＮＬを示す図である。
図１４は、ＡＤコンバータのＩＮＬを示す図である。
図１５は、第２実施形態のＡＤコンバータの一例の構成図である。
図１６は、第２実施形態の他の例のＡＤコンバータの構成図である。
図１７は、第３実施形態のＡＤコンバータの構成図である。
図１８は、図１７に示すＡＤコンバータに含まれるキャパシタアレイの構成図である。
図１９は、第３実施形態のキャパシタアレイのレイアウトを示す概略図である。
図２０は、キャパシタアレイのレイアウトの他の例を示す概略図である。
図２１は、第４実施形態のＡＤコンバータの構成図である。
図２２は、第５実施形態のＡＤコンバータの構成図である。
図２３は、第５実施形態の第１キャパシタアレイ及び第２キャパシタアレイのレイアウトを示す概略図である。
【０００７】
［詳細な説明］
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。なお、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。
【０００８】
例えば、後述の“ＷＲ１”によって参照される第１比較配線は（図１参照）、第１比較配線ＷＲ１と表記されることもあるし、配線ＷＲ１と略記されることもあり得るが、それらは全て同じものを指す。本明細書において、任意の回路素子、配線、ノードなど、回路を形成する複数の部位間についての接続とは、特に記述なき限り、電気的な接続を指す。
【０００９】
また、任意の回路素子、配線、回路を形成する複数の部位間について「接続」とは、機械的に接続される場合を含むとともに、電気的に接続される、換言すると、電気が流れる状態になる場合も含む。つまり、「接続する」は、「電気的に接続する」場合を含む。
【００１０】
また、グラウンドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグラウンド電圧ＧＮＤと称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グラウンド電圧ＧＮＤから見た電圧を表す。
（【００１１】以降は省略されています）

関連特許