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公開番号
2025075990
公報種別
公開特許公報(A)
公開日
2025-05-15
出願番号
2023187560
出願日
2023-11-01
発明の名称
AD変換装置
出願人
ローム株式会社
代理人
弁理士法人 佐野特許事務所
主分類
H03M
1/12 20060101AFI20250508BHJP(基本電子回路)
要約
【課題】入力端子間の短絡異常、及び、入力端子の開放異常を検出する。
【解決手段】AD変換装置は、ADコンバータ(11)と、複数の入力端子(CH[1]~CH[N])と、複数の入力端子の何れかにおける電圧を選択的にADコンバータに供給するよう構成されたマルチプレクサ(12)と、ADコンバータにおけるAD変換の実行制御を行うとともにマルチプレクサの状態を制御するよう構成されたコントローラ(13)と、を備える。入力端子ごとに信号出力回路(14)が設けられ、各信号出力回路は、出力抵抗(Rout)を有し、対応する入力端子を出力抵抗を介してプルダウン又はプルアップ可能に構成される。
【選択図】図3
特許請求の範囲
【請求項1】
ADコンバータと、
複数の入力端子と、
前記複数の入力端子の何れかにおける電圧を選択的に前記ADコンバータに供給するよう構成されたマルチプレクサと、
前記ADコンバータにおけるAD変換の実行制御を行うとともに前記マルチプレクサの状態を制御するよう構成されたコントローラと、を備え、
前記入力端子ごとに信号出力回路が設けられ、
各信号出力回路は、出力抵抗を有し、対応する入力端子を前記出力抵抗を介してプルダウン又はプルアップ可能に構成される
、AD変換装置。
続きを表示(約 2,600 文字)
【請求項2】
前記コントローラは、各信号出力回路の状態をプルダウン状態及びプルアップ状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、前記プルアップ状態において、対応する入力端子を前記出力抵抗を介して前記ローレベルよりも高いハイレベルにプルアップし、
前記複数の入力端子は互いに隣接する第1入力端子及び第2入力端子を含み、
前記コントローラは、
前記第1入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記第2入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることで第1デジタル値を取得し、
前記第1入力端子に接続される前記信号出力回路を前記プルアップ状態に設定し且つ前記第2入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることで第2デジタル値を取得する
、請求項1に記載のAD変換装置。
【請求項3】
前記第1デジタル値及び前記第2デジタル値間の差に基づき前記第1入力端子及び前記第2入力端子間が短絡しているかを判定するよう構成された判定回路を更に備える
、請求項2に記載のAD変換装置。
【請求項4】
前記コントローラは、各信号出力回路の状態をプルダウン状態及びプルアップ状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、前記プルアップ状態において、対応する入力端子を前記出力抵抗を介して前記ローレベルよりも高いハイレベルにプルアップし、
前記コントローラは、前記複数の入力端子の何れかを対象入力端子に設定し、
前記対象入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記対象入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることで第1デジタル値を取得し、
前記対象入力端子に接続される前記信号出力回路を前記プルアップ状態に設定し且つ前記対象入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることで第2デジタル値を取得する
、請求項1に記載のAD変換装置。
【請求項5】
前記対象入力端子は、対象配線を介して、AD変換されるべきアナログ信号を受けるよう構成され、
当該AD変換装置は、前記第1デジタル値及び前記第2デジタル値間の差に基づき前記対象入力端子及び前記対象配線間が非接続となっているかを判定するよう構成された判定回路を更に備える
、請求項4に記載のAD変換装置。
【請求項6】
前記コントローラは、各信号出力回路の状態をプルダウン状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、
前記複数の入力端子は互いに隣接する第1入力端子及び第2入力端子を含み、
前記コントローラは、
前記第1入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記第2入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることでデジタル値を取得する
、請求項1に記載のAD変換装置。
【請求項7】
前記第2入力端子は、対応する配線を介して、AD変換されるべきアナログ信号を受けるよう構成され、
前記アナログ信号のレベルは前記ローレベルよりも高く、
当該AD変換装置は、前記デジタル値に基づき前記第1入力端子及び前記第2入力端子間が短絡しているかを判定するよう構成された判定回路を更に備える
、請求項6に記載のAD変換装置。
【請求項8】
前記コントローラは、各信号出力回路の状態をプルダウン状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルダウン状態において、対応する入力端子を前記出力抵抗を介してローレベルにプルダウンし、
前記コントローラは、前記複数の入力端子の何れかを対象入力端子に設定し、
前記対象入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記対象入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることでデジタル値を取得する
、請求項1に記載のAD変換装置。
【請求項9】
前記対象入力端子は、対象配線を介して、AD変換されるべきアナログ信号を受けるよう構成され、
前記アナログ信号のレベルは前記ローレベルよりも高く、
当該AD変換装置は、前記デジタル値に基づき前記対象入力端子及び前記対象配線間が非接続となっているかを判定するよう構成された判定回路を更に備える
、請求項8に記載のAD変換装置。
【請求項10】
前記コントローラは、各信号出力回路の状態をプルアップ状態を含む複数の状態の何れかに制御し、
各信号出力回路は、前記プルアップ状態において、対応する入力端子を前記出力抵抗を介してハイレベルにプルアップし、
前記複数の入力端子は互いに隣接する第1入力端子及び第2入力端子を含み、
前記コントローラは、
前記第1入力端子に接続される前記信号出力回路を前記プルダウン状態に設定し且つ前記第2入力端子における電圧を前記マルチプレクサを介して前記ADコンバータに供給した状態において、前記ADコンバータにAD変換を実行させることでデジタル値を取得する
、請求項1に記載のAD変換装置。
(【請求項11】以降は省略されています)
発明の詳細な説明
【技術分野】
【0001】
本開示は、AD変換装置に関する。
続きを表示(約 3,000 文字)
【背景技術】
【0002】
複数の入力端子を有し、複数の入力端子の何れかにおけるアナログ信号を選択的にデジタル信号に変換するAD変換装置がある。
【先行技術文献】
【特許文献】
【0003】
特開2018-6893号公報
【0004】
[概要]
この種のAD変換装置において、2つの入力端子が短絡する異常が発生することがある。またAD変換されるべき信号を伝搬する配線と入力端子とが非接続となる異常が発生することもある。これらの異常の検出に資する回路構成が要望される。
【0005】
本開示の一態様に係るAD変換装置は、ADコンバータと、複数の入力端子と、前記複数の入力端子の何れかにおける電圧を選択的に前記ADコンバータに供給するよう構成されたマルチプレクサと、前記ADコンバータにおけるAD変換の実行制御を行うとともに前記マルチプレクサの状態を制御するよう構成されたコントローラと、を備え、前記入力端子ごとに信号出力回路を備え、各信号出力回路は、出力抵抗を有し、対応する入力端子を前記出力抵抗を介してプルダウン又はプルアップ可能に構成される。
【図面の簡単な説明】
【0006】
図1は、本開示の実施形態に係るAD変換システムの全体構成図である。
図2は、本開示の実施形態に係る変換ユニットの内部構成を、その周辺回路と共に示す図である。
図3は、本開示の実施形態に係る変換ユニットの内部構成を、その周辺回路と共に示す図である。
図4は、本開示の実施形態に係る信号出力回路の内部構成例を示す図である。
図5は、本開示の実施形態に係る変換ユニットの外観斜視図である。
図6は、参考変換ユニットの説明図である。
図7は、本開示の実施形態で適宜想定される数値例を示す図である。
図8は、本開示の実施形態に属する実施例EX_A1に係り、短絡検出動作のフローチャートである。
図9は、本開示の実施形態に属する実施例EX_A1に係り、短絡検出動作にて設定される1つの状態を示す図である。
図10は、本開示の実施形態に属する実施例EX_A1に係り、短絡検出動作にて設定される他の1つの状態を示す図である。
図11は、本開示の実施形態に属する実施例EX_A2に係り、開放検出動作のフローチャートである。
図12は、本開示の実施形態に属する実施例EX_A2に係り、開放検出動作にて設定される1つの状態を示す図である。
図13は、本開示の実施形態に属する実施例EX_A2に係り、開放検出動作にて設定される他の1つの状態を示す図である。
図14は、本開示の実施形態に属する実施例EX_B1に係り、短絡検出動作のフローチャートである。
図15は、本開示の実施形態に属する実施例EX_B1に係り、短絡検出動作にて設定される1つの状態を示す図である。
図16は、本開示の実施形態に属する実施例EX_B2に係り、開放検出動作のフローチャートである。
図17は、本開示の実施形態に属する実施例EX_B2に係り、開放検出動作にて設定される1つの状態を示す図である。
図18は、本開示の実施形態に属する実施例EX_C1に係り、短絡検出動作のフローチャートである。
図19は、本開示の実施形態に属する実施例EX_C1に係り、短絡検出動作にて設定される1つの状態を示す図である。
図20は、本開示の実施形態に属する実施例EX_C2に係り、開放検出動作のフローチャートである。
図21は、本開示の実施形態に属する実施例EX_C2に係り、開放検出動作にて設定される1つの状態を示す図である。
図22は、本開示の実施形態に属する実施例EX_D1に係り、短絡検出動作のフローチャートである。
図23は、本開示の実施形態に属する実施例EX_D1に係り、短絡検出動作にて設定される1つの状態を示す図である。
図24は、本開示の実施形態に属する実施例EX_E1に係り、短絡検出動作のフローチャートである。
図25は、本開示の実施形態に属する実施例EX_E1に係り、短絡検出動作にて設定される1つの状態を示す図である。
図26は、本開示の実施形態に属する実施例EX_F2に係り、変換ユニットの変形構成を示す図である。
【0007】
[詳細な説明]
以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、機能部、回路、素子又は部品等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、機能部、回路、素子又は部品等の名称を省略又は略記することがある。例えば、後述の“SW
H
”によって参照されるハイ側スイッチSW
H
は(図2参照)、ハイ側スイッチSW
H
と表記されることもあるし、スイッチSW
H
と略記されることもあり得るが、それらは全て同じものを指す。
【0008】
まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。グランドとは、基準となる0V(ゼロボルト)の電位を有する基準導電部(reference conductor)を指す又は0Vの電位そのものを指す。基準導電部は金属等の導体を用いて形成されて良い。0Vの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧はグランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。
【0009】
MOSFETに例示されるFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態(遮断状態)を指す。FETに分類されないトランジスタについても同様である。MOSFETは、特に記述無き限り、エンハンスメント型のMOSFETであると解される。MOSFETは“metal-oxide-semiconductor field-effect transistor”の略称である。また、特に記述なき限り、任意のMOSFETにおいて、バックゲートはソースに短絡されていると考えて良い。
【0010】
任意のスイッチを1以上のFET(電界効果トランジスタ)にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。
(【0011】以降は省略されています)
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